KI-Beschleuniger stoßen an eine Materialgrenze: T-Glass, HBM-Limits und der Druck auf das Design

Nittobos T-Glass ist ein Glasgewebe mit niedrigem CTE. Es sitzt im organischen Kern von IC-Substraten, der Verbindungsschicht zwischen einem Chip und seiner Leiterplatte. Tom's Hardware berichtete am 9. März, das Material halte große, hitzebelastete Gehäuse maßhaltig. Die Nachfrage übersteigt das Angebot so stark, dass die Lieferketten für KI-Beschleuniger betroffen sind.

Die Preise sind um 20 bis 30% gestiegen. Bei nachgelagerten Materialien wie kupferkaschierten Laminaten haben sich die Lieferzeiten von normalen 8 bis 10 Wochen auf über 20 verlängert. "Da das T-Glass-Angebot jetzt noch knapper ist, geben die Lieferanten keine Lieferzeiten mehr an", sagte Bill Ho, Analyst bei Yuanta, gegenüber Tom's Hardware.

Diese Grenze lässt sich nicht einfach umkonstruieren. T-Glass braucht spezielle elektrische Schmelzöfen, die zwischen 1.600 und 1.700 Grad Celsius arbeiten. Der Prozess läuft in drei Schritten: siliziumreiches Glas schmelzen, zu Garn spinnen, zu ultradünnem Gewebe weben. Bis das in großem Maßstab läuft, sind Jahre an Investitionen und Fachwissen nötig. Nittobo verdreifacht die Kapazität im Werk Fukushima, doch das neue Angebot erreicht den Markt erst Mitte 2027.

Warum Nvidia flussaufwärts anruft

Ungewöhnlich an dieser Knappheit ist, wer da um Ressourcen kämpft. Hyperscaler bestellen immer größere Chipgehäuse, und jede Generation verbraucht mehr T-Glass pro Einheit. Laut Nvidia-Daten, die Tom's Hardware zitiert, wuchsen die Interposer-Größen von 814mm² bei Hopper auf 1.700mm² bei Blackwell, ein Plus von 109%. Die kommenden Generationen Rubin und Feynman skalieren weiter.

Bilal Hachemi, Analyst bei der Yole Group, verfolgt die Lieferkette für IC-Substrate. T-Glass habe spezifische Dielektrikum- und CTE-Werte, die für KI-Chips besser funktionieren, besonders für den organischen Kern, sagte er. Die dünnen Margen der Substratindustrie führten dazu, dass selbst bescheidene Nachfrageschübe Knappheit auslösen. Dass Nvidia sich direkt an einen vorgelagerten Materiallieferanten wendet, nennt er beispiellos: "Zum ersten Mal sehen wir, dass Nvidia, der Endkunde, sich an die vorgelagerten Materiallieferanten wendet, um Kapazität zu sichern und sicherzustellen, dass sie sie bekommen."

Sobald Nvidia seinen Anteil gesichert hat, konkurrieren rivalisierende Chipkäufer um den Rest. Nittobo verdoppelt die Rohgarnkapazität im Werk Taiwan, importiert Garn zurück nach Japan zum Weben und hat eine Zusammenarbeit mit Nanya Plastics vereinbart, um einen Teil des Webens auszulagern. Bis 2027 sollen rund 20% von Nittobos Glasgewebe von Nanya gewebt werden, einem Wettbewerber. Die Bank of America schätzt, dass Nittobos Segment für elektronische Materialien den Umsatz von 40,9 Milliarden Yen (266 Millionen Dollar) im Jahr 2025 auf 87,7 Milliarden Yen bis März 2028 fast verdoppeln wird, mit operativen Margen von annähernd 48%.

Die Speichermauer rückt parallel vor

Der Druck beim Packaging ist nicht die einzige physikalische Grenze, die auf das Beschleunigerdesign zukommt. Auf den Hot Chips 2026 präsentierte d-Matrix Raptor, einen 3D-DRAM-Beschleuniger für generative Inferenz. Das Argument drehte sich vor allem um die Bandbreitenökonomie. Die Modellgewichte wachsen weiter, und der KV-Cache skaliert mit der Kontextlänge multipliziert mit der Batch-Größe: 64 Nutzer bei 1M Kontext können rund 935 GB KV-Cache bedeuten.

HBM löst das Kapazitätsproblem, kämpft aber mit der Bandbreite. ServeTheHome berichtete, d-Matrix verweise auf eine praktische Obergrenze von rund 20 TB/s für HBM4-Pakete wie Nvidias Vera Rubin und AMDs Instinct MI455. Begrenzt wird sie durch Pin-Geschwindigkeit, I/O-Breite pro Base-Die und Package-Beachfront von rund 8 bis 16 Stacks. Bei 2,4 pJ/Bit verbraucht der Transport von 100 TB/s durch HBM etwa 1,92 kW, bevor Fabric-Verkehr mitgezählt wird. Die Alternative von d-Matrix stapelt einen TSMC-N4-Logik-Die auf einen 3D-DRAM-Die mittels 36 Mikrometer Face-to-Face-Stacking. Das Unternehmen beschreibt das Verfahren als bewährt, kostengünstig, hochvolumig und ertragreich.

Microsofts Maia 200, auf derselben Konferenz vorgestellt, geht einen anderen Weg: ein 3nm-Chip mit 140 Milliarden Transistoren, sechs HBM3e-Stacks, 7TB/Sekunde HBM-Bandbreite, 10.000 TFLOPS FP4-Durchsatz und 750 Watt TDP. ServeTheHome berichtete, Microsoft kombiniere ihn mit einer vollständig verbundenen Quad-Topologie und reiner Scale-up-Vernetzung, ohne Scale-out-Fabric. Das Unternehmen setzt auf einheitliches Ethernet über 128 Racks und 6.000 Chips.

Design-Tools füllen die Lücke

Da die Physik enger wird, stützt sich die Branche stärker auf KI-gestütztes Design. Nvidias Tim Costa sagte in einem Call mit Journalisten, über den The Next Platform am 27. Juli berichtete, die Branche werde bis 2030 voraussichtlich 2 Billionen Chips produzieren und etwa 41 Millionen Wafer pro Monat verarbeiten. Traditionelle Designprozesse könnten da nicht mithalten. Cadence behauptet, seine AI Super Agents könnten Hunderte Simulationen ausführen und eine 40-mal schnellere Register-Transfer-Level-Validierung liefern. Synopsys sagt, sein autonomer Verifikations-Workflow erreiche validiertes RTL 50-mal schneller als andere Plattformen.

Diese Behauptungen müssen vor dem Sign-off verifiziert werden. SemiEngineering merkte am 25. September an, dass die Verschiebung hin zu spezialisierten Agenten neue Probleme bei Orchestrierung, Integration und Guardrails schafft. Cadence berichtete von etwa 24% geringerer Fläche und 18% geringerer Leistung für seinen Spec-to-RTL-Agenten gegenüber reiner Foundation-Model-Codegenerierung.

Nichts davon löst den Substrat-Engpass. Nittobos neue Fukushima-Produktion kommt Mitte 2027, und die Nachfragekurve aus größeren Interposern und längeren Kontexten flacht nicht ab.