Ausbau der KI-Rechenzentren überholt Chip-Verpackung und Stromversorgung

Eric Xu, rotierender Vorsitzender von Huawei, behauptete diese Woche, die Ascend-Reihe des Unternehmens habe Nvidia beim Marktanteil in China überholt. „Es ist ziemlich schwer, Daten zum Marktanteil von Nvidia in China zu erheben, aber auf Grundlage der Daten, die wir gesammelt haben, hat Ascend Nvidia überholt", sagte Xu in einer Mitteilung im Frage-Antwort-Stil, über die The Register am 30. September berichtete. Chinesische Käufer legten Wert auf gesicherte Lieferung, fügte er hinzu: „Auch wenn unsere Chips weniger fortgeschritten sein mögen, ist ihre Lieferung zumindest gesichert."

Diese Behauptung fällt in eine Zeit, in der sich die Lieferfrage in die andere Richtung bewegt. Am selben Tag berichtete The Register über eine Analyse von Jefferies. Sie schätzt den Ausbau von Rechenzentren in den USA für 2026 auf 16 bis 18 GW Bruttokapazität, nach rund 11 GW im Jahr 2025. Zum neuen Engpass werde demnach nicht die Waferfertigung, sondern die fortgeschrittene Verpackung.

Der Jefferies-Bericht zitiert das Analysehaus SynMax, das wöchentliche Satellitenbilder nutzt, um Flächenrodung, erste Bauwerke und Baufortschritt an Rechenzentrumsstandorten zu verfolgen. Diese Methode trennt Projekte, bei denen tatsächlich Erde bewegt wird, von Projekten, die nur als Ankündigung existieren. SynMax hob seine Prognose für 2026 von 14 auf 16 GW an, doch die gerodete Fläche hat sich eingependelt. Die sichtbare Aktivität bleibt damit weit unter den mehr als 80 GW, die manche Pipelines für 2028 und Chip-Nachfragemodelle nahelegen.

Verpackung wird zur Obergrenze

Bei der fortgeschrittenen Verpackung werden mehrere Dies und Speicherkomponenten über hochdichte Verbindungen zusammengeführt. Sie liegt zwischen der Halbleiterproduktion und der betriebsbereiten Rechenzentrumskapazität. SynMax schätzt, dass die bestehende Verpackungskapazität Beschleuniger versorgen könnte, die zusammen etwa 13 GW Bruttoleistung ziehen. Rechnet man CPUs, Speicher, Kühlung und weitere Lasten hinzu, ergibt das rund 17,5 GW Gesamtleistung für Rechenzentren. Zwei weitere Verpackungsprojekte, die 2027 ans Netz gehen sollen, könnten weitere 6 GW beisteuern. Damit stiege die praktische Obergrenze auf knapp über 20 Gigawatt, falls die Kapazität nicht schneller wächst als prognostiziert.

The Register merkt an, dass selbst in den USA gefertigte Chips möglicherweise ins Ausland geschickt werden müssen, in der Regel nach Taiwan, um dort verpackt zu werden. Das ist ein Engpass, den kein noch so großer heimischer Fabrikbau von allein beseitigt.

Ein früherer Jefferies-Bericht ergab, dass nur die Hälfte der für 2026 geplanten US-Kapazität im Bau war und dass die Arbeiten an bis zu 80 Prozent der Pipeline für 2028 noch nicht begonnen hatten. Im vergangenen Jahr kam London Economics International zu dem Schluss, dass die Stromnachfrage über das hinausgehen würde, was das Netz liefern kann, wenn alle US-Rechenzentrumsprojekte umgesetzt würden, die zwischen 2025 und 2030 prognostiziert wurden. So gibt es The Register in seinem Bericht über diese frühere Arbeit wieder.

Die Exportkontrollpolitik der Trump-Regierung für den Verkauf von KI-Beschleunigern nach China hat den heimischen Anbieter Huawei nicht daran gehindert, die Lücke zu füllen.

Huaweis Antwort auf die Verpackungsfrage ist Größe statt Prozessführerschaft. Laut The Register setzt das Unternehmen derzeit einen Atlas 950 SuperCluster mit 256.000 Karten ein. Seine neuere Architektur soll Training und Inferenz für Modelle mit mehreren Billionen Parametern unterstützen und auf bis zu eine Million NPUs skalieren. Xu sagte, Huawei habe nicht genug Kapazität, um die Nachfrage in China zu decken, geschweige denn international zu expandieren.

Designwerkzeuge bekommen eine KI-Schicht

Wenn die Verpackung der physische Engpass ist, dann ist das Design der softwarebezogene. Am 30. September kündigten OpenAI und Synopsys eine mehrjährige strategische Partnerschaft an, um ein spezialisiertes Chipdesign-Modell namens GPT-Synopsys zu bauen, wie The Decoder berichtete. Das Modell verbindet die KI-Technologie von OpenAI mit den Werkzeugen von Synopsys für elektronische Designautomatisierung, die OpenAI lizenzieren wird. Das erklärte Ziel ist ein System, das „über Chipdesign und Verifikation schlussfolgern und die Werkzeuge von Synopsys direkt bedienen kann".

Ingenieure werden Designziele delegieren und die Ergebnisse anschließend prüfen und freigeben, so beide Unternehmen. Das Modell läuft auf der Infrastruktur von OpenAI, Kundendaten werden nicht zum Training verwendet und verschlüsselt gespeichert, und erste Tests mit Halbleiterkunden laufen bereits. Beide Unternehmen vermarkten das Produkt gemeinsam und teilen die Erlöse. Synopsys-CEO Sassine Ghazi sagte, KI könne den Designprozess erheblich beschleunigen. OpenAI-Mitgründer Greg Brockman stellte die Partnerschaft als Weg zu besseren Chips und besserer KI dar.

Start-ups greifen dasselbe Problem von der Seite der Fertigungsdaten an. EE Times berichtete am 30. September, dass Emergence AI seine neuroformale KI-Technologie in aktive Einsätze bei Fabless-Halbleiterunternehmen bringt. Integrated Device Manufacturers unter seinen Kunden wollen die Arbeit bis in die Fab ausweiten.

Satya Nitta, Mitgründer und Executive Chairman von Emergence AI, sagte der EE Times, die Nachfrage übersteige das Angebot und jede Fab laufe an der Kapazitätsgrenze. „Man kann Chips nicht schneller herstellen, aber man kann mit KI definitiv mehr Chips pro Wafer herausbekommen", sagte er. Nitta beschrieb ein System, das große Sprachmodelle mit symbolischer KI kombiniert: „Algorithmen schlagen vor, symbolische KI verifiziert." Er nannte ein Beispiel, bei dem ein Agent dasselbe Fehlermuster bei 30 Prozent von 1.500 Produkten fand und ein Block-Redesign vorschlug. Nitta wurde vor etwa einem Monat Executive Chairman und Chief Scientist, als das Unternehmen Ian Eslick zum CEO ernannte.

Neues Silizium an den Rändern

An anderer Stelle des Dossiers rissen die Chipankündigungen nicht ab. Qualcomm nutzte seinen jährlichen Snapdragon Summit, um den Snapdragon 8 Elite Gen 6 und den Snapdragon 8 Elite Extreme Gen 6 anzukündigen, wie ServeTheHome berichtete. Die Extreme-Variante wechselt auf TSMCs N2P-Prozess, LPDDR6-Speicher mit 127,2 GB/s, Wi-Fi 8 mit 4x4 MIMO und Qualcomms X105-Modem mit 14,8 Gbps im Downstream. Der Standard Gen 6 behält den N2P-Prozess, sinkt aber auf LPDDR5X mit 84,8 GB/s. Dies ist die erste Generation, die Qualcomms eigene Oryon-Arm-Kerne auf 5GHz treibt.

Auf der Breitbandseite kündigte MaxLinear den DOCSIS-Chip Puma 9 an. Laut dem Bericht von Light Reading vom 29. September behauptet das Unternehmen, der Chip könne die Kosten für Kundengeräte gegenüber dem Vorgänger um 30 bis 50 Prozent senken und unterstütze DOCSIS 3.1, 3.1+ und 4.0 auf einem einzigen SoC. MaxLinear zufolge liefert die D3.1+-Konfiguration bis zu 12 Gbit/s im Downstream, und die Plattform ergänzt Wi-Fi-8-Unterstützung, DDR5-Kompatibilität und Bereitschaft für Post-Quanten-Kryptografie. Das Unternehmen erwartet, dass Modems und Gateways auf Basis des Chips ab 2027 auf den Markt kommen. Es erklärt, es habe „mehrere Zusagen" von CPE-Partnern gesichert, darunter Askey, Fritz! GmbH und Gemtek, plus Unterstützung vom australischen Betreiber NBN Co.

Zwei Details fallen auf. Der Puma 9 basiert auf ARM statt auf der Intel-x86-Plattform früherer Puma-Generationen; eine Branchenquelle sagte Light Reading, der Schritt helfe, Stromverbrauch und einige Lizenzkosten zu senken. Und die DDR5-Unterstützung ist ausdrücklich eine Absicherung gegen die DDR4-Knappheit. MaxLinears Puneet Sethi sagte, das Unternehmen erwarte, dass das DDR5-Ökosystem „entspannter" werde als DDR4. Jeff Heynen von der Dell'Oro Group sagte Light Reading, die meisten Anbieter würden für fortgeschrittene Wi-Fi-8-Geräte auf DDR5 umsteigen.

Handhelds warten auf einen Chip

Auf der Verbraucherseite berichtete The Verge am 1. Oktober, AMD-Treiberlecks hätten einen halbkundenspezifischen Chip mit dem Codenamen Gainsborough enthüllt, gefertigt im N3P-Prozess von TSMC. Import- und Exportunterlagen zeigen, dass AMD bereits Testausrüstung zur Validierung verschifft. Der Name folgt AMDs Final-Fantasy-Konvention: Aerith war der ursprüngliche Steam-Deck-APU und Sephiroth die OLED-Version.

The Verge ist skeptisch, dass Gainsborough der Chip des Steam Deck 2 ist. Das Package misst 25mm mal 25mm und ist damit größer als das ursprüngliche Aerith mit 19mm mal 19mm. Der Leaker Gotou_3rd hat angedeutet, dass AMDs nächste Handheld-Chips, der Ryzen Z3 und Z3 Extreme, dasselbe 25mm-mal-25mm-Package mit einem Ziel von 15 W nutzen werden. Valve hat erklärt, vor einer Fortsetzung einen Generationssprung bei Leistung und Effizienz zu wollen. The Verge merkt außerdem an, dass AMD und nicht Valve die Final-Fantasy-Codenamen gewählt hat und dass halbkundenspezifische Chips historisch erst anderen Kunden angeboten wurden, bevor sie in ihrem endgültigen Gerät landeten.

Für Planer von Rechenzentren ändert nichts davon die Rechnung. Die Verpackungsobergrenze, die Strommauer und der Bauverzug sind die Beschränkungen, die entscheiden, wie viel KI-Kapazität tatsächlich ans Netz geht. Die Satellitenbilder legen nahe, dass die Antwort geringer ausfällt als die Ankündigungen vermuten lassen.