Les datacenters d'IA se construisent plus vite que l'emballage des puces et l'alimentation

Eric Xu, président tournant de Huawei, a affirmé cette semaine que la gamme Ascend de processeurs neuronaux du groupe avait dépassé Nvidia en part de marché en Chine. « Il est assez difficile de collecter des données sur la part de marché de Nvidia en Chine, mais d'après les données que nous avons recueillies, Ascend a dépassé Nvidia », a déclaré Xu dans une publication en forme de questions-réponses relayée par The Register le 30 septembre. Il a ajouté que les acheteurs chinois tiennent à une offre garantie : « Même si nos puces sont moins avancées, au moins leur approvisionnement est assuré. »

Cette affirmation tombe au moment où la question de l'offre part dans l'autre sens. Le même jour, The Register a rendu compte d'une analyse de Jefferies qui situe le déploiement des datacenters américains à 16 à 18 GW de capacité brute en 2026, contre environ 11 GW en 2025. Jefferies avertit que l'emballage avancé, et non la fabrication de plaquettes, constitue le nouveau goulot d'étranglement.

Le rapport cite la société d'analyse SynMax, qui utilise des images satellite hebdomadaires pour suivre le défrichement, les premières structures et l'avancement des chantiers sur les sites de datacenters. Cette méthode distingue les projets réellement en travaux de ceux qui n'existent que sous forme d'annonces. SynMax a relevé sa prévision 2026 de 14 à 16 GW, mais la surface défrichée a cessé de progresser. L'activité visible reste donc bien en dessous des plus de 80 GW qu'impliquent certains pipelines 2028 et modèles de demande de puces.

L'emballage devient le plafond

L'emballage avancé assemble plusieurs puces et composants mémoire au moyen de connexions à haute densité. Il se situe entre la production de semi-conducteurs et la capacité opérationnelle des datacenters. SynMax estime que la capacité d'emballage existante pourrait soutenir des accélérateurs consommant l'équivalent d'environ 13 GW de puissance brute. Une fois pris en compte les CPU, la mémoire, le refroidissement et les autres charges, cela se traduit par environ 17,5 GW de puissance totale de datacenter. Deux projets d'emballage supplémentaires attendus en ligne en 2027 pourraient ajouter 6 GW de plus, portant le plafond pratique à un peu plus de 20 gigawatts, à moins que la capacité ne s'étende plus vite que prévu.

The Register note que même les puces fabriquées sur le sol américain peuvent devoir être envoyées à l'étranger, généralement à Taïwan, pour l'emballage. Aucune construction d'usine nationale ne suffit à supprimer ce point de blocage à elle seule.

Un précédent rapport de Jefferies avait constaté que la moitié seulement de la capacité américaine prévue pour 2026 était en construction, et que les travaux n'avaient pas encore commencé sur jusqu'à 80 pour cent du pipeline 2028. L'an dernier, London Economics International avait conclu que si tous les projets américains de datacenters prévus entre 2025 et 2030 se concrétisaient, la demande d'électricité dépasserait ce que le réseau peut fournir, selon le compte rendu de ces travaux antérieurs par The Register.

Les politiques de contrôle des exportations de l'administration Trump encadrant la vente d'accélérateurs d'IA à la Chine n'ont pas empêché Huawei de combler le vide avec ses propres produits.

La réponse de Huawei à la question de l'emballage est l'échelle plutôt que la maîtrise du procédé. Selon The Register, l'entreprise déploie actuellement un Atlas 950 SuperCluster de 256 000 cartes. Sa nouvelle architecture est conçue pour l'entraînement et l'inférence de modèles à plusieurs milliers de milliards de paramètres et pour monter jusqu'à un million de NPU. Xu a déclaré que Huawei n'a pas assez de capacité pour satisfaire la demande en Chine, et encore moins pour s'étendre à l'international.

Les outils de conception gagnent une couche d'IA

Si l'emballage est le goulot d'étranglement physique, la conception est celui du logiciel. Le 30 septembre, OpenAI et Synopsys ont annoncé un partenariat stratégique pluriannuel pour construire un modèle spécialisé de conception de puces appelé GPT-Synopsys, comme l'a rapporté The Decoder. Le modèle combine la technologie d'IA d'OpenAI avec les outils d'automatisation de la conception électronique de Synopsys, qu'OpenAI prendra en licence. L'objectif annoncé est un système capable de « raisonner sur la conception et la vérification des puces, et d'utiliser directement les outils de Synopsys ».

Les ingénieurs délégueront les objectifs de conception, puis examineront et approuveront le résultat, selon les deux entreprises. Le modèle tournera sur l'infrastructure d'OpenAI. Les données clients ne serviront pas à l'entraînement et seront stockées chiffrées. Des tests précoces avec des clients du secteur des semi-conducteurs sont déjà en cours. Les deux entreprises commercialiseront le produit ensemble et partageront les revenus. Sassine Ghazi, PDG de Synopsys, a déclaré que l'IA pourrait accélérer sensiblement le processus de conception. Greg Brockman, cofondateur d'OpenAI, a présenté le partenariat comme un chemin vers de meilleures puces et une meilleure IA.

Des start-up attaquent le même problème par le versant des données de fabrication. EE Times a rapporté le 30 septembre qu'Emergence AI fait passer sa technologie d'IA neuroformelle en déploiements actifs chez des entreprises de semi-conducteurs sans usine. Les fabricants intégrés parmi ses clients veulent étendre le travail à l'usine.

Satya Nitta, cofondateur et président exécutif d'Emergence AI, a déclaré à EE Times que la demande dépasse l'offre et que chaque usine tourne à pleine capacité. « Vous ne pouvez pas fabriquer des puces plus vite, mais ce que vous pouvez faire, c'est obtenir plus de puces par plaquette grâce à l'IA », a-t-il dit. Nitta décrit un système qui associe de grands modèles de langage à de l'IA symbolique : « Les algorithmes proposent, et l'IA symbolique vérifie. » Il a donné l'exemple d'un agent trouvant le même schéma de défaillance sur 30 pour cent de 1 500 produits et suggérant une refonte de bloc. Nitta est devenu président exécutif et scientifique en chef il y a environ un mois, lorsque l'entreprise a nommé Ian Eslick comme PDG.

Du silicium nouveau aux marges

Ailleurs dans le dossier, les annonces de puces se sont succédé. Qualcomm a profité de son Snapdragon Summit annuel pour annoncer les Snapdragon 8 Elite Gen 6 et Snapdragon 8 Elite Extreme Gen 6, selon ServeTheHome. La variante Extreme passe au procédé N2P de TSMC, à la mémoire LPDDR6 à 127,2 GB/s, au Wi-Fi 8 avec MIMO 4x4 et au modem X105 de Qualcomm annoncé à 14,8 Gbps en aval. Le Gen 6 standard conserve le procédé N2P mais redescend à la LPDDR5X à 84,8 GB/s. C'est la première génération à pousser les cœurs Arm Oryon personnalisés de Qualcomm à 5GHz.

Du côté du haut débit, MaxLinear a annoncé la puce DOCSIS Puma 9. Selon le rapport de Light Reading du 29 septembre, l'entreprise affirme que ce silicium peut réduire le coût des équipements chez le client de 30 à 50 pour cent par rapport à son prédécesseur, tout en prenant en charge les DOCSIS 3.1, 3.1+ et 4.0 sur un seul SoC. MaxLinear indique que la configuration D3.1+ peut atteindre 12 Gbit/s en aval. La plateforme ajoute la prise en charge du Wi-Fi 8, la compatibilité mémoire DDR5 et la préparation à la cryptographie post-quantique. L'entreprise s'attend à ce que des modems et passerelles fondés sur cette puce commencent à apparaître en 2027. Elle dit avoir obtenu « plusieurs engagements » avec des partenaires CPE, dont Askey, Fritz! GmbH et Gemtek, ainsi que le soutien de l'opérateur australien NBN Co.

Deux détails ressortent. Le Puma 9 repose sur ARM plutôt que sur la plateforme Intel x86 qui équipait les générations précédentes de Puma. Une source du secteur a dit à Light Reading que ce choix aide à réduire la consommation et certains coûts de licence. Et la prise en charge de la DDR5 est explicitement une protection contre la pénurie de DDR4. Puneet Sethi, de MaxLinear, déclare que l'entreprise s'attend à ce que l'écosystème DDR5 devienne « plus détendu » que la DDR4. Jeff Heynen, du Dell'Oro Group, a déclaré à Light Reading que la plupart des fournisseurs passeront à la DDR5 pour les unités Wi-Fi 8 avancées.

Les consoles portables attendent une puce

Du côté grand public, The Verge a rapporté le 1er octobre que des fuites de pilotes AMD ont révélé une puce semi-personnalisée de nom de code Gainsborough, construite sur le procédé N3P de TSMC. Des registres d'import-export montrent qu'AMD expédie déjà du matériel de test pour validation. Le nom suit la convention Final Fantasy d'AMD : Aerith était l'APU d'origine du Steam Deck et Sephiroth la révision OLED.

The Verge doute que Gainsborough soit la puce du Steam Deck 2. Le boîtier mesure 25mm par 25mm, ce qui est plus grand que l'Aerith d'origine à 19mm par 19mm. Le leaker Gotou_3rd a suggéré que les prochaines puces portables d'AMD, les Ryzen Z3 et Z3 Extreme, utiliseront le même boîtier de 25mm par 25mm avec une cible de 15 W. Valve a déclaré vouloir un saut générationnel en performance et en efficacité avant de construire une suite. The Verge note aussi que c'est AMD, et non Valve, qui a choisi les noms de code Final Fantasy, et que les puces semi-personnalisées ont historiquement été proposées à d'autres clients avant d'arriver dans leur appareil final.

Pour les planificateurs de datacenters, rien de tout cela ne change l'arithmétique. Le plafond de l'emballage, le mur de l'alimentation et le retard de construction sont les contraintes qui décident de la capacité d'IA réellement mise en ligne. Les images satellite suggèrent que la réponse est inférieure à ce que les annonces laissent entendre.