Ce qu'il y a vraiment dans un accélérateur d'IA : T-glass, HBM et le goulot du décodage

Nittobo détient environ 90 % du marché mondial du T-glass, selon Tom's Hardware. Ce tissu de verre à faible CTE entre dans le cœur organique des substrats de circuits intégrés. L'entreprise triple la capacité de son usine de Fukushima. La nouvelle production n'arrivera pas sur le marché avant la mi-2027.

Cet écart se lit déjà dans les prix et les calendriers. Les prix du T-glass ont grimpé de 20 % à 30 %. Les délais des matériaux en aval, comme les laminés cuivrés, sont passés de 8 à 10 semaines en temps normal à plus de 20. « Avec l'offre de T-glass encore plus contrainte aujourd'hui, les fournisseurs ne communiquent plus de délais », a déclaré Bill Ho, analyste chez Yuanta, à Tom's Hardware. La tension apparaît d'abord dans les devis que les commerciaux ne peuvent pas tenir plus de quelques jours. Elle se retrouve ensuite dans les calendriers sur lesquels les fondeurs sans usine bâtissent leurs fenêtres de lancement. Personne dans la chaîne ne dit publiquement combien de temps durera la pénurie. Personne ne veut être celui qui s'est trompé.

Pourquoi le substrat compte plus que le nombre de transistors

Un accélérateur d'IA n'est pas une puce unique. C'est un boîtier : des dies logiques, des piles de mémoire, un interposeur et un substrat qui relie le tout à une carte de circuit imprimé. Le cœur organique du substrat doit rester plat quand le boîtier chauffe et refroidit. Un boîtier qui se déforme casse les connexions microscopiques entre les dies. Le T-glass le maintient stable en dimensions, et ses valeurs diélectriques et de dilatation thermique sont réglées exactement pour ce rôle.

Bilal Hachemi suit la chaîne d'approvisionnement des substrats de circuits intégrés chez Yole Group. Il a expliqué à Tom's Hardware Premium que remplacer le T-glass n'a rien de simple. Le T-glass « a des valeurs diélectriques et de CTE spécifiques qui conviennent mieux aux puces d'IA, surtout pour le cœur organique », a-t-il dit. Il a aussi pointé une structure industrielle qui transforme de petits chocs de demande en pénuries. Le métier des substrats a toujours tourné sur des marges faibles. Alors « toute hausse de la demande de matériaux de build-up, d'ABF ou de T-glass peut provoquer une pénurie potentielle, parce que cela va contre les bases de ce métier ». Cette structure précède l'essor de l'IA. Elle a été bâtie pour un marché où la demande de substrats progressait lentement et de façon prévisible. Elle n'a pas été refaite pour un marché où un seul cycle produit peut doubler les commandes en un an.

Côté demande, ce n'est pas subtil. Chaque génération d'accélérateur d'IA utilise un interposeur plus grand et un substrat plus complexe. Il faut donc plus de matière par unité. D'après des données de Nvidia citées par Tom's Hardware, la taille des interposeurs est passée de 814 mm² pour Hopper à 1 700 mm² pour Blackwell, soit une hausse de 109 %. Les générations Rubin et Feynman à venir montent encore d'un cran.

Bank of America estime que le segment des matériaux électroniques de Nittobo verra ses ventes presque doubler, de 40 900 000 000 ¥ (266 000 000 $) en 2025 à 87 700 000 000 ¥ d'ici mars 2028. Les marges opérationnelles approchent 48 %. « La demande de tissu T-glass devrait probablement croître plus que prévu au départ », a déclaré Takashi Enomoto, analyste chez Bank of America. Il a ajouté que l'attention s'était portée sur le T-glass épais pour les boîtiers de GPU et de CPU. La demande de T-glass ultra-fin devrait monter à mesure que les dispositifs de pointe abandonnent le E-glass.

Nittobo n'attend pas. Au-delà de Fukushima, l'entreprise double la capacité de fil brut de son usine taïwanaise et renvoie le fil au Japon pour le tissage. Elle a aussi un accord de collaboration avec Nanya Plastics pour externaliser une partie du tissage. Tom's Hardware relève le symbole : Nittobo s'associe à l'un de ses plus gros concurrents. D'ici 2027, environ 20 % du tissu de verre de Nittobo devrait être tissé par Nanya.

La mémoire, autre moitié du goulot

Si le substrat décide si un boîtier peut être construit, la mémoire décide à quelle vitesse il peut répondre. d-Matrix a profité de sa présentation Hot Chips 2026 sur l'accélérateur Raptor, relayée par ServeTheHome, pour poser l'arithmétique. Les poids des modèles ne cessent de grossir. Le cache KV évolue avec la longueur de contexte multipliée par la taille du lot. Ainsi, 64 utilisateurs à 1 000 000 de contexte peuvent représenter environ 935 GB de cache KV.

Le partage entre calcul et mémoire apparaît dans les deux phases de l'inférence. Le prefill traite beaucoup de tokens de prompt en parallèle et dépend du débit de calcul. Le décodage produit un token à la fois et dépend généralement de la bande passante mémoire. Le décodage domine le temps réel d'exécution, donc c'est là que se gagnent les performances. La SRAM atteint la cible de bande passante, mais seulement à très petite échelle. Une paire de cartes accélératrices SRAM Corsair atteint environ 300 TB/s pour une latence d'environ 1 ns et ne tient qu'environ 4 GB. Une cellule SRAM 6T est environ 10 fois plus grande qu'une cellule DRAM.

La HBM règle la capacité, pas la bande passante. d-Matrix cite un plafond pratique d'environ 20 TB/s pour les boîtiers HBM4 comme le Nvidia Vera Rubin et l'AMD Instinct MI455. La vitesse des broches, la largeur d'entrée-sortie et une surface de boîtier d'environ 8 à 16 piles limitent le débit. La bande passante a aussi un prix en énergie. À 2,4 pJ/bit, faire passer 100 TB/s par la HBM coûte environ 1,92 kW avant même de compter le trafic de fabric.

« Pour la première fois, nous voyons Nvidia, le client final, se tourner vers les fournisseurs de matériaux en amont pour sécuriser la capacité et s'assurer qu'il l'obtiendra. » Bilal Hachemi, Yole Group, à Tom's Hardware

La réponse de d-Matrix consiste à empiler le calcul directement sur les dies DRAM. Un die logique TSMC N4 repose sur un die DRAM 3D par empilement face à face de 36 um. L'IO 3D vertical descend à environ 0,3 à 0,4 pJ, soit environ 10 fois moins que la HBM. C'est un trajet à l'échelle du millimètre plutôt qu'une route d'interposeur à l'échelle du centimètre. L'entreprise affirme qu'un empilement 1-Hi avec la logique au-dessus, à pas plus de 0,5 W/mm², peut être refroidi par liquide et maintenir la DRAM sous 100 C.

L'intégration est là où l'élégance s'arrête. Chaque moteur tensoriel a besoin d'un flit de 128 000 000 000 octets par accès. Avec 32 000 000 000 octets livrés par accès colonne depuis des bancs de 32 000 000 000 octets, cela donne 4 bancs par canal. Le die compte 840 bancs, 768 après 72 de réserve, répartis sur 256 canaux, soit seulement 3 bancs par canal. Le blocage de flux corrige le déséquilibre en partageant un accès partiel de 32 000 000 000 octets entre trois flits. Ainsi, 4 accès à 96 000 000 000 octets alimentent 3 flits à 128 000 000 000 octets. À 32 000 000 000 octets par carte avec des poids en 4 bits et un cache KV en 8 bits, d-Matrix loger un modèle de frontière comme Kimi K3 à 1 000 000 de contexte dans une seule baie de 72 cartes.

La boucle de conception s'automatise, inégalement

Le packaging et la mémoire sont des contraintes physiques. Le temps de conception est une contrainte économique. Tim Costa, de Nvidia, est vice-président et directeur général de l'ingénierie computationnelle. Il a déclaré aux journalistes que d'ici 2 030, l'industrie devrait produire 2 000 000 000 000 de puces et traiter environ 41 000 000 de wafers par mois. Les boîtiers individuels approchent 6 000 000 000 000 de transistors. « Le processus de conception traditionnel ne peut tout simplement pas suivre ce rythme », a-t-il dit, selon The Next Platform.

Nvidia déploie son CPU Vera CV100, basé sur Arm, dans ses propres flux EDA, y compris la simulation, la vérification formelle et l'implémentation physique. Costa a indiqué que les premiers tests montrent Vera faisant tourner Synopsys VCS et Cadence Jasper à 1,5 fois les performances des systèmes AMD Epyc Torrent. Cadence affirme que ses AI Super Agents peuvent lancer des centaines de simulations simultanément et livrer des cycles de validation au niveau RTL 40 fois plus rapides. Synopsys dit que son flux de vérification autonome peut livrer un RTL validé 50 fois plus vite. Ce sont des chiffres de fournisseurs. SemiEngineering note que le virage vers des agents spécialisés crée de nouveaux problèmes d'orchestration, d'intégration et de garde-fous. Les résultats produits par l'IA demandent encore une vérification avant validation finale.

Un chiffre du ChipStack AI Super Agent de Cadence, rapporté par SemiEngineering, suggère que les gains ne portent pas seulement sur la vitesse. L'entreprise annonce environ 24 % de surface en moins et 18 % de consommation en moins par rapport à une génération de code par modèle de base pur.

Rien de tout cela ne lève la contrainte en amont. Un interposeur plus grand demande plus de T-glass. Un modèle plus gros demande plus de bande passante mémoire. Nvidia va directement voir Nittobo, ce que Hachemi qualifie d'inédit dans cette partie de la chaîne. C'est un signal sur l'endroit où se trouve la vraie rareté. L'inquiétude qu'il nomme est simple : une fois que Nvidia a verrouillé sa part, les acheteurs de puces rivaux se battent pour ce qui reste. De nouvelles usines prennent des années. Un nouveau four de tissu de verre tournant entre 1 600 et 1 700 °C aussi.