Was wirklich in einem KI-Beschleuniger steckt: T-Glass, HBM und der Decode-Flaschenhals

Nittobo hält laut Tom's Hardware etwa 90% des Weltmarkts für T-Glass, ein Glasgewebe mit niedrigem CTE, das im organischen Kern von IC-Substraten steckt. Nittobo verdreifacht die Kapazität im Werk Fukushima, doch das neue Material kommt erst Mitte 2027 auf den Markt.

Diese Lücke zeigt sich schon bei Preisen und Lieferzeiten. Die Preise für T-Glass sind um 20% bis 30% gestiegen, und die Lieferzeiten für nachgelagerte Materialien wie kupferkaschierte Laminate haben sich von normalerweise 8 bis 10 Wochen auf über 20 verlängert. "Da das T-Glass-Angebot jetzt noch knapper ist, nennen die Lieferanten gar keine Lieferzeiten mehr", sagte Bill Ho, Analyst bei Yuanta, zu Tom's Hardware. Der Druck zeigt sich zuerst in Angeboten, die Vertriebsteams nicht länger als ein paar Tage halten können, dann in den Zeitplänen, um die Fabless-Designer ihre Marktstarts herum bauen. Niemand in der Kette will öffentlich sagen, wie lange die Knappheit anhält, weil niemand derjenige sein will, der sich verschätzt hat.

Warum das Substrat mehr zählt als die Transistorzahl

Ein KI-Beschleuniger ist nicht ein Chip. Er ist ein Gehäuse: Logik-Dies, Speicherstapel, ein Interposer und ein Substrat, das alles mit einer Leiterplatte verbindet. Der organische Kern des Substrats muss flach bleiben, während sich das Gehäuse erwärmt und abkühlt, denn ein verzogenes Gehäuse bricht die mikroskopischen Verbindungen zwischen den Dies. T-Glass hält ihn maßhaltig, und seine Dielektrizitäts- und Wärmeausdehnungswerte sind genau dafür eingestellt.

Bilal Hachemi, Analyst bei Yole Group, der die Lieferkette für IC-Substrate verfolgt, sagte zu Tom's Hardware Premium, ein Ersatz sei nicht einfach. T-Glass "hat spezifische Dielektrizitäts- und CTE-Werte, die für die KI-Chips besser funktionieren, besonders für den organischen Kern", sagte er. Er verwies auch auf eine Branchenstruktur, die kleine Nachfrageschocks in Knappheit verwandelt: Das IC-Substrat-Geschäft arbeitete historisch mit dünnen Margen, deshalb "kann jede Steigerung der Nachfrage nach Build-up-Materialien, ABF-Material oder T-Glass eine mögliche Knappheit auslösen, weil das den Grundlagen dieser Branche widerspricht". Diese Struktur ist älter als der KI-Boom. Sie entstand für einen Markt, in dem die Substratnachfrage langsam und vorhersehbar wuchs, und sie wurde nicht für einen Markt umgebaut, in dem ein einziger Produktzyklus die Bestellungen in einem Jahr verdoppeln kann.

Die Nachfrageseite ist nicht subtil. Jede Generation von KI-Beschleunigern nutzt einen größeren Interposer und ein komplexeres Substrat, also mehr Material pro Einheit. Laut Daten von Nvidia, die Tom's Hardware zitiert, sind die Interposer-Flächen von 814mm² bei Hopper auf 1,700mm² bei Blackwell gewachsen, ein Plus von 109%, und die kommenden Generationen Rubin und Feynman skalieren weiter.

Bank of America schätzt, dass der Umsatz im Segment Electronic Materials von Nittobo von 40.900.000.000 ¥ (266.000.000 $) im Jahr 2025 auf 87.700.000.000 ¥ bis März 2028 fast auf das Doppelte steigt, bei operativen Margen von annähernd 48%. "Die Nachfrage nach T-Glass-Gewebe dürfte stärker wachsen als ursprünglich erwartet", sagte Takashi Enomoto, Research-Analyst bei Bank of America. Er ergänzte, der Fokus habe auf dickem T-Glass für GPU- und CPU-Gehäuse gelegen, doch die Nachfrage nach ultradünnem T-Glass dürfte steigen, da führende Bauelemente von E-Glass abrücken.

Nittobo wartet nicht ab. Über Fukushima hinaus verdoppelt das Unternehmen die Rohgarnkapazität im Werk in Taiwan und schifft das Garn zum Weben zurück nach Japan, außerdem gibt es eine Kooperationsvereinbarung mit Nanya Plastics, um einen Teil des Webens auszulagern. Tom's Hardware nennt die Symbolik: Nittobo arbeitet mit einem seiner größten Wettbewerber zusammen. Bis 2027 sollen rund 20% des Glasgewebes von Nittobo bei Nanya gewebt werden.

Der Speicher ist die andere Hälfte des Flaschenhalses

Wenn das Substrat entscheidet, ob ein Gehäuse gebaut werden kann, entscheidet der Speicher, wie schnell es antwortet. d-Matrix nutzte seinen Auftritt bei Hot Chips 2026 zum Beschleuniger Raptor, über den ServeTheHome berichtete, um die Rechnung offenzulegen. Die Modellgewichte wachsen weiter, und der KV-Cache skaliert mit Kontextlänge mal Batch-Größe, sodass 64 Nutzer bei 1.000.000 Kontext grob 935 GB KV-Cache bedeuten können.

Die Aufteilung zwischen Rechenleistung und Speicher zeigt sich in den beiden Phasen der Inferenz. Prefill verarbeitet viele Prompt-Token parallel und ist rechenleistungsgebunden. Decode erzeugt jeweils ein Token und ist typischerweise speicherbandbreitengebunden. Da Decode die Laufzeit dominiert, liegen die Gewinne bei der Bandbreite. SRAM erreicht das Bandbreitenziel, aber nur in winzigem Maßstab: Ein Paar Corsair-SRAM-Beschleunigerkarten kommt auf rund 300 TB/s bei etwa 1 ns Latenz und fasst nur etwa 4 GB. Eine 6T-SRAM-Zelle ist rund 10 Mal größer als eine DRAM-Zelle.

HBM löst das Kapazitätsproblem, nicht das Bandbreitenproblem. d-Matrix nennt eine praktische Obergrenze von rund 20 TB/s für HBM4-Pakete wie Nvidia Vera Rubin und AMD Instinct MI455, begrenzt durch Pin-Geschwindigkeit, I/O-Breite und die Package-Beachfront von etwa 8 bis 16 Stapeln. Bandbreite hat auch einen Strompreis: Bei 2,4 pJ/bit kostet es etwa 1,92 kW, 100 TB/s durch HBM zu schieben, bevor irgendein Fabric-Verkehr mitgezählt wird.

"Zum ersten Mal erleben wir, dass Nvidia, der Endkunde, auf die vorgelagerten Materiallieferanten zugeht, um sich die Kapazität zu sichern und sicherzustellen, dass sie sie bekommen." Bilal Hachemi, Yole Group, zu Tom's Hardware

Die Antwort von d-Matrix ist, die Rechenlogik direkt auf DRAM-Dies zu stapeln. Ein TSMC-N4-Logik-Die sitzt auf einem 3D-DRAM-Die mit 36 um Face-to-Face-Stacking. Vertikales 3D-IO kommt auf rund 0,3 bis 0,4 pJ, etwa 10 Mal weniger als HBM, weil es ein Pfad im Millimeterskalabereich ist und keine Interposer-Route im Zentimeterskalabereich. Das Unternehmen sagt, ein 1-Hi-Stack mit Logik oben bei höchstens 0,5 W/mm² lasse sich flüssigkühlen und halte den DRAM unter 100 C.

Die Integration ist der Punkt, an dem die Eleganz endet. Jede Tensor-Engine braucht pro Zugriff ein Flit von 128.000.000.000 Byte, und da pro Spaltenzugriff aus Bänken von 32.000.000.000 Byte jeweils 32.000.000.000 Byte geliefert werden, ergibt das 4 Bänke pro Kanal. Der Die hat 840 Bänke, nach Abzug von 72 Ersatzbänken 768, verteilt auf 256 Kanäle, also nur 3 Bänke pro Kanal. Stream-Blocking behebt die Diskrepanz, indem ein partieller Zugriff von 32.000.000.000 Byte auf drei Flits verteilt wird, sodass 4 Zugriffe mit 96.000.000.000 Byte 3 Flits mit 128.000.000.000 Byte speisen. Bei 32.000.000.000 Byte pro Karte mit 4-Bit-Gewichten und einem 8-Bit-KV-Cache bringt d-Matrix ein Frontier-Modell wie Kimi K3 bei 1.000.000 Kontext in einem einzigen Rack mit 72 Karten unter.

Die Designschleife wird automatisiert, ungleichmäßig

Packaging und Speicher sind physische Grenzen. Die Designzeit ist eine wirtschaftliche. Tim Costa von Nvidia, Vice President und General Manager für Computational Engineering, sagte zu Journalisten, bis 2.030 werde die Branche voraussichtlich 2.000.000.000.000 Chips produzieren und etwa 41.000.000 Wafer pro Monat verarbeiten, wobei einzelne Gehäuse sich 6.000.000.000.000 Transistoren nähern. "Der traditionelle Designprozess kann mit diesem Ausmaß an Herausforderung einfach nicht Schritt halten", sagte er, laut The Next Platform.

Nvidia setzt seine Arm-basierte CPU Vera CV100 in den eigenen EDA-Workflows ein, darunter Simulation, formale Verifikation und physische Implementierung. Costa sagte, frühe Tests zeigten, dass Vera Synopsys VCS und Cadence Jasper mit 1,5-facher Leistung von AMD-Epyc-Torrent-Systemen ausführt. Cadence behauptet, seine AI Super Agents könnten Hunderte Simulationen gleichzeitig ausführen und 40 Mal schnellere Validierungszyklen auf Register-Transfer-Ebene liefern; Synopsys sagt, sein autonomer Verifikations-Workflow liefere validiertes RTL 50 Mal schneller. Das sind Herstellerzahlen, und SemiEngineering merkt an, dass die Verschiebung zu spezialisierten Agenten neue Probleme bei Orchestrierung, Integration und Leitplanken schafft, da KI-generierte Ergebnisse vor der Freigabe weiterhin geprüft werden müssen.

Ein Datenpunkt vom ChipStack AI Super Agent von Cadence, über den SemiEngineering berichtete, deutet darauf hin, dass die Gewinne nicht nur die Geschwindigkeit betreffen. Das Unternehmen meldet etwa 24% weniger Fläche und 18% weniger Leistung gegenüber reiner Code-Generierung durch ein Foundation-Modell.

Nichts davon beseitigt die Einschränkung vorgelagert. Ein größerer Interposer braucht mehr T-Glass. Ein größeres Modell braucht mehr Speicherbandbreite. Dass Nvidia direkt zu Nittobo geht, was Hachemi in diesem Teil der Lieferkette als beispiellos bezeichnete, ist ein Signal dafür, wo die echte Knappheit sitzt. Die Sorge, die er benennt, ist schlicht: Sobald Nvidia seinen Anteil festschreibt, kämpfen konkurrierende Chipkäufer um das, was übrig bleibt. Neue Fabs dauern Jahre, und ein neuer Glasgewebe-Ofen, der zwischen 1.600 und 1.700°C läuft, ebenso.