Chip-Verpackung ist der neue Flaschenhals: 17,5 GW KI-Rechenzentrumsleistung als Obergrenze

Das ist die entscheidende Zahl. Nicht die angekündigte Pipeline, nicht die 80 GW, die einige Nachfrageprognosen für 2.028 implizieren. Die Verpackungsgrenze.

Jefferies teilte den Bericht mit The Register, das ihn am 30. September veröffentlichte. SynMax, das wöchentlich Satellitenbilder von Rodungen, ersten Strukturen und Baufortschritten auswertet, schätzt, dass die US-Deployments von etwa 11 GW Bruttokapazität in 2.025 auf 16-18 GW in 2.026 steigen. Das liegt über der früheren Prognose von 14-16 GW. Die praktische Obergrenze für 2.027 sieht das Unternehmen im niedrigen 20er-Bereich der Gigawatt. Zwei weitere Verpackungsprojekte, die 2.027 online gehen sollen, könnten weitere 6 GW hinzufügen, sofern die Kapazität schneller wächst als prognostiziert. Die Lücke zwischen Bodenfläche und Silizium ist nun von der Umlaufbahn aus sichtbar. The Register berichtete, dass die Rodung für neue Projekte stagniert und die sichtbare Aktivität weit hinter dem Tempo zurückbleibt, das nötig wäre, um die über 80 GW der angekündigten Pipelines zu liefern. Ein früherer Jefferies-Bericht ergab, dass nur die Hälfte der für 2.026 geplanten US-Kapazität im Bau war. Bei bis zu 80 Prozent der 2.028-Pipeline hatte die Arbeit noch nicht begonnen.

Warum Verpackung, nicht Wafer

Die Fertigung von Beschleunigerdies ist nur die halbe Miete. Sie müssen anschließend mit Komponenten wie High-Bandwidth-Memory verpackt werden, bevor OEMs sie in Server einbauen können.

Advanced Packaging kombiniert mehrere Dies und Speicher über hochdichte Verbindungen. Dieser Ansatz wird in vielen fortgeschrittenen CPUs und KI-Beschleunigern verwendet. Sogar Chips, die in den USA hergestellt werden, müssen oft ins Ausland, typischerweise nach Taiwan, zur Verpackung geschickt werden. Das schafft einen Engpass zwischen der Halbleiterproduktion und dem betriebsbereiten Rechenzentrumsvermögen.

Bei der A*STAR Innovate Together 2026 in Singapur beschrieben Ingenieure von KLA, ASM, ASMPT und der National University of Singapore die Engpässe in prozesstechnischen Begriffen, wie EE Times am 30. September berichtete. Die Paketgrößen werden größer, während Interconnect-Pitches und Defekttoleranzen schrumpfen. Surya Bhattacharya, Leiter der System-in-Package-Abteilung am A*STAR Institute of Microelectronics, erklärte, dass fortgesetztes Transistor-Scaling nicht mehr ausreicht, um die KI-Rechenanforderungen zu erfüllen. Systeme müssten daher mehr Dies und Funktionen integrieren. Damit wird die Verpackung zu einem integralen Bestandteil des Systemdesigns, nicht zu einem Nachgedanken. Avi Shantaram von ASM International sagte, Hybrid Bonding sei für die nächste Generation hochdichter 3D-Interconnects wichtig. Die Herausforderung gehe jedoch über das Bonding-Werkzeug hinaus. Waferrauheit, Dishing beim chemischen mechanischen Polieren, Sauberkeit und Partikelkontrolle beeinflussen alle das Ergebnis. Gary Widdowson, CTO der Halbleiterlösungen von ASMPT, merkte an, dass Hybrid Bonding thermisches Kompressionsbonding nicht sofort ersetzen werde. Dieses behalte Vorteile in Reife und Kosten. „Wir haben es mit einem kompletten Prozess zu tun, nicht mit einem einzelnen Geräteproblem“, sagte Widdowson laut EE Times.

Die Ökonomie ist gnadenlos. Ein Sponsor-Blog auf SemiEngineering.com, veröffentlicht am 1. Oktober, bezifferte den Engineering-Aufwand für einen ASIC typischer Komplexität auf über 1.000 Ingenieursmonate. Zudem stellte er fest, dass Pionierarbeit in Synthese, Place and Route den Flaschenhals zu Verifizierung verschoben hat. Das ist eine Design-Seiten-Einschränkung, die parallel zum Verpackungsengpass läuft.

Yield als Entlastungsventil

Ein Startup behauptet, den Mangel ohne weitere Wafer lindern zu können. Satya Nitta, Mitgründer und Exekutiv-Vorsitzender von Emergence AI, sagte gegenüber EE Times auf der SEMICON India 2026, die Nachfrage übersteige das Angebot und jede Fab laufe auf Volllast. „Man kann Chips nicht schneller herstellen, aber man kann definitiv mehr Chips pro Wafer mit KI ausbringen“, sagte er. Nitta beschrieb Agenten, die das gleiche Fehlermuster über 30 Prozent von 1.500 Produkten hinweg finden und einen Redesign des betroffenen Blocks vorschlagen. Arbeit, die nach seinen Angaben jenseits menschlicher kognitiver Grenzen liege. IDMs unter den Kunden des Unternehmens forderten es bereits auf, die Arbeit in die Fab zu erweitern. Anderorts wird die Toolchain direkt automatisiert. OpenAI und Synopsys unterzeichneten eine mehrjährige Partnerschaft, um GPT-Synopsys zu bauen. Das Modell soll über Chipdesign und Verifizierung nachdenken und die EDA-Tools von Synopsys bedienen, berichtete The Decoder am 30. September. Frühe Tests mit Halbleiterkunden laufen bereits. Beide Unternehmen werden das Produkt gemeinsam vermarkten und Umsatz teilen.

Ändert nichts an der kurzfristigen Arithmetik. Speicher ist eine zweite Einschränkung: MaxLinear erklärte, dass sein neuer Puma 9 DOCSIS-Chip DDR5 neben DDR4 unterstützen werde, um das Supply-Chain-Risiko zu senken. SVP Puneet Sethi sagte gegenüber Light Reading, dass DDR5-Preise und -Versorgung gelassener sein sollten als bei DDR4. AMD kauft derweil das KI-Forschungslabor World Labs für etwa $8.200.000.000 in Aktien. Der am 28. September angekündigte Deal solle laut Data Center Knowledge künftige Chipdesigns informieren, während KI-Modelle sich entwickeln.

Ob die Verpackungskapazität schnell genug wächst, ist die offene Frage. Die Obergrenze ist nicht theoretisch. Sie beträgt 17,5 GW.