Il packaging dei chip è il nuovo collo di bottiglia: 17,5 GW di potenza per i data center AI

È questo il numero che conta. Non il pipeline annunciato, né gli 80 GW implicati da alcuni modelli di domanda per il 2028. Il tetto del packaging.

Jefferies ha condiviso il rapporto con The Register, che lo ha pubblicato il 30 settembre. SynMax, che monitora settimanalmente le immagini satellitari dello sgombero del terreno, delle prime strutture e dell'avanzamento dei lavori, stima che i deployment negli USA passeranno da circa 11 GW di capacità lorda nel 2025 a 16-18 GW nel 2026, superando la precedente previsione di 14-16 GW. Il limite superiore pratico per il 2027 è posto nella fascia bassa dei 20 GW. Altri due progetti di packaging attesi online nel 2027 potrebbero aggiungere 6 GW, ma solo se la capacità si espanderà più rapidamente del previsto. Il divario tra terreno e silicio è ora visibile dall'orbita. Lo sgombero del terreno per nuovi progetti si è stabilizzato, ha riportato The Register, lasciando un'attività visibile ben al di sotto del ritmo necessario per consegnare gli oltre 80 GW previsti dai pipeline annunciati. Un precedente rapporto di Jefferies ha rilevato che solo metà della capacità USA programmata per il 2026 era in costruzione, e i lavori non erano ancora iniziati su fino all'80 percento del pipeline del 2028.

Perché il packaging, non i wafer

Fabbricare i die degli acceleratori è solo metà del lavoro. Devono poi essere confezionati con componenti come la memoria ad alta banda prima che gli OEM possano installarli nei server.

Il packaging avanzato combina più die e memoria utilizzando connessioni ad alta densità, un approccio usato in molti CPU e acceleratori AI avanzati. Anche i chip prodotti sul suolo USA potrebbero dover essere spediti all'estero, tipicamente a Taiwan, per il packaging, creando un punto di strozzatura tra la produzione di semiconduttori e la capacità operativa dei data center.

All'Innovate Together 2026 di A*STAR a Singapore, ingegneri di KLA, ASM, ASMPT e della National University of Singapore hanno descritto la pressione in termini di processo, ha riportato EE Times il 30 settembre. Le dimensioni dei package stanno aumentando mentre i pitch di interconnessione e le tolleranze sui difetti si riducono. Surya Bhattacharya, responsabile del system-in-package presso l'Institute of Microelectronics di A*STAR, ha affermato che il continuo scaling dei transistor non è più sufficiente per soddisfare le esigenze di calcolo AI. I sistemi devono quindi integrare più die e funzioni, rendendo il packaging parte integrante del design di sistema piuttosto che un'aggiunta finale. Avi Shantaram di ASM International ha detto che il bonding ibrido è importante per le interconnessioni 3D ad alta densità di prossima generazione, ma la sfida va oltre lo strumento di bonding. La rugosità della superficie del wafer, il dishing da lucidatura chimico-meccanica, la pulizia e il controllo delle particelle influenzano tutti i risultati. Gary Widdowson, CTO delle soluzioni semiconduttori di ASMPT, ha affermato che il bonding ibrido non sostituirà immediatamente il bonding a compressione termica, che mantiene vantaggi in termini di maturità e costi. "Stiamo gestendo un processo completo, non un problema di singolo strumento", ha detto Widdowson, secondo EE Times.

L'economia è implacabile. Un blog sponsor su SemiEngineering.com, pubblicato il 1 ottobre, ha stimato lo sforzo ingegneristico per un ASIC di complessità tipica a oltre 1.000 mesi ingegneristici. Il lavoro pionieristico in sintesi, place and route ha spostato il collo di bottiglia alla verifica. Questo è un vincolo lato design che corre in parallelo con quello del packaging.

Lo yield come valvola di sfogo

Una startup sostiene che la carenza può essere alleviata senza più wafer. Satya Nitta, co-fondatore e presidente esecutivo di Emergence AI, ha detto a EE Times al SEMICON India 2026 che la domanda supera l'offerta e ogni fab sta funzionando a piena capacità. "Non si possono produrre chip più velocemente, ma ciò che si può fare è sicuramente ottenere più chip per wafer con resa grazie all'AI", ha detto. Nitta ha descritto agenti che trovano lo stesso pattern di guasto nel 30 percento di 1.500 prodotti e suggeriscono di ridisegnare il blocco interessato, lavoro che ha detto è al di là dei limiti cognitivi umani. Gli IDM tra i clienti dell'azienda ora chiedono di estendere il lavoro fino alla fab. Altrove la toolchain viene automatizzata direttamente. OpenAI e Synopsys hanno firmato una partnership pluriennale per costruire GPT-Synopsys, un modello destinato a ragionare sul design e sulla verifica dei chip e a operare gli strumenti EDA di Synopsys, ha riportato The Decoder il 30 settembre. I primi test con clienti semiconduttori sono già in corso, e entrambe le aziende commercializzeranno il prodotto insieme e condivideranno i ricavi.

Nessuna di queste cose cambia l'aritmetica a breve termine. La memoria è un secondo vincolo: MaxLinear ha detto che il suo nuovo chip Puma 9 DOCSIS supporterà DDR5 oltre a DDR4 per ridurre il rischio della supply chain. L'SVP Puneet Sethi ha detto a Light Reading che il prezzo e la fornitura di DDR5 dovrebbero diventare più rilassati rispetto a DDR4. AMD, intanto, sta acquistando il laboratorio di ricerca AI World Labs per circa 8.200.000.000 di dollari in azioni. L'accordo, annunciato il 28 settembre, è volto a informare i futuri design dei chip man mano che i modelli AI evolvono, secondo Data Center Knowledge.

Se la capacità di packaging si espanderà abbastanza velocemente è la domanda aperta. Il tetto non è teorico. È 17,5 GW.