Pakowanie chipów to nowa wąska gardła: 17,5 GW mocy dla centrów danych AI i to jest limit

To jest ta liczba, która ma znaczenie. Nie ogłoszony pipeline, nie 80 GW sugerowane przez niektóre modele popytu na 2028 rok. To limit pakowania.

Jefferies udostępnił raport The Register, który opublikował go 30 września. SynMax, śledzący cotygodniowe obrazy satelitarne przygotowywania terenu, pierwszych konstrukcji i postępu budowy, szacuje, że wdrożenia w USA wzrosną z około 11 GW mocy brutto w 2025 roku do 16-18 GW w 2026 roku. To więcej niż wcześniejsza prognoza 14-16 GW. Praktyczny górny limit na 2027 rok oszacowano na niskie wartości w dziesiątkach gigawatów. Dwa kolejne projekty pakowania, które mają ruszyć w 2027 roku, mogą dodać kolejne 6 GW, ale tylko jeśli moce rozwiną się szybciej niż prognozy. Różnica między terenem a krzemem jest teraz widoczna z orbity. Przygotowywanie terenu dla nowych projektów osiągnęło plateau, donosił The Register, pozostawiając widoczną aktywność daleko w tyle za tempem wymaganym do dostarczenia ponad 80 GW sugerowanych przez ogłoszone pipeline. Poprzedni raport Jefferies wykazał, że tylko połowa amerykańskich mocy zaplanowanych na 2026 rok była w budowie, a prace nie rozpoczęły się jeszcze na nawet 80 procent pipeline na 2028 rok.

Dlaczego pakowanie, a nie wafer

Wytwarzanie die akceleratora to tylko połowa pracy. Muszą one zostać następnie spakowane z komponentami, takimi jak pamięć o wysokiej przepustowości, zanim producenci OEM mogą je zainstalować w serwerach.

Zaawansowane pakowanie łączy wiele die i pamięci za pomocą połączeń o wysokiej gęstości, podejście stosowane w wielu zaawansowanych CPU i akceleratorach AI. Nawet chipy wytworzone na terenie USA mogą wymagać wysłania za granicę, zazwyczaj na Tajwan, do pakowania, tworząc wąskie gardło między produkcją półprzewodników a operacyjną mocą centrów danych.

Na konferencji A*STAR Innovate Together 2026 w Singapurze inżynierowie z KLA, ASM, ASMPT i Narodowego Uniwersytetu w Singapurze opisali to ściskanie w terminach procesowych, donosił EE Times 30 września. Rozmiary pakietów rosną, podczas gdy odległości między połączeniami i tolerancje wad maleją. Surya Bhattacharya, kierownik działu system-in-package w Instytucie Mikroelektroniki A*STAR, stwierdził, że dalsze skalowanie tranzystorów nie jest już wystarczające, aby zaspokoić potrzeby obliczeniowe AI, więc systemy muszą integrować więcej die i funkcji, czyniąc pakowanie integralną częścią projektowania systemu, a nie czymś dokonywanym na ostatnią chwilę. Avi Shantaram z ASM International powiedział, że hybrydowe łączenie jest ważne dla następnego pokolenia połączeń 3D o wysokiej gęstości, ale wyzwanie wykracza poza samo narzędzie do łączenia. Szorstkość powierzchni wafera, dishingu w polerowaniu chemiczno-mechanicznym, czystość i kontrola cząstek wpływają na wyniki. Gary Widdowson, CTO rozwiązań półprzewodnikowych ASMPT, powiedział, że hybrydowe łączenie nie zastąpi od razu łączenia przez termiczne ściskanie, które zachowuje zalety w zakresie dojrzałości i kosztów. „Mamy do czynienia z kompletnym procesem, a nie z problemem jednego urządzenia”, powiedział Widdowson, według EE Times.

Gospodarka jest bezlitosna. Blog sponsora na SemiEngineering.com, opublikowany 1 października, oszacował nakład inżynieryjny na ASIC typowej złożoności na ponad 1 000 inżynierskich miesięcy, wskazując, że pionierskie prace w syntezie, placement i routing przesunęły wąskie gardło na weryfikację. To jest ograniczenie po stronie projektowania, działające równolegle z ograniczeniem pakowania.

Wydajność jako zawór bezpieczeństwa

Jedna firma startupowa twierdzi, że niedobór można złagodzić bez dodatkowych waferów. Satya Nitta, współzałożyciel i przewodniczący zarządu wykonawczego Emergence AI, powiedział EE Times na SEMICON India 2026, że popyt przewyższa podaż i każda fabryka działa na pełnych obrotach. „Nie można produkować chipów szybciej, ale na pewno można uzyskać więcej chipów z wafera z wydajnością dzięki AI”, powiedział. Nitta opisał agentów, którzy znajdują ten sam wzór awarii w 30 procentach z 1 500 produktów i sugerują przeprojektowanie dotkniętego bloku, pracę, którą powiedział, wykracza poza ludzkie możliwości poznawcze. IDM wśród klientów firmy proszą ją teraz o rozszerzenie prac na fabryki. W innych miejscach łańcuch narzędzi jest automatyzowany bezpośrednio. OpenAI i Synopsys podpisały wieloletnią współpracę w celu budowy GPT-Synopsys, modelu przeznaczonego do rozumowania o projektowaniu i weryfikacji chipów oraz do obsługi narzędzi EDA Synopsys, donosił The Decoder 30 września. Wczesne testy z klientami z branży półprzewodników już trwają, a obie firmy będą wspólnie marketingować produkt i dzielić przychody.

Nic z tego nie zmienia krótkoterminowej arytmetyki. Pamięć to drugie ograniczenie: MaxLinear powiedział, że jego nowy chip Puma 9 DOCSIS będzie wspierał DDR5 oraz DDR4, aby zmniejszyć ryzyko w łańcuchu dostaw, a SVP Puneet Sethi powiedział Light Reading, że ceny i dostawy DDR5 powinny stać się bardziej luźne niż DDR4. AMD tymczasem kupuje laboratorium badawcze AI World Labs za około $8.2 mld w akcjach, transakcja ogłoszona 28 września, która według Data Center Knowledge ma służyć informowaniu o przyszłych projektach chipów wraz z ewolucją modeli AI.

Czy moce pakowania rozwiną się wystarczająco szybko, to otwarte pytanie. Limit nie jest teoretyczny. To 17,5 GW.