L'emballage des puces devient le goulot d'étranglement : 17,5 GW, le plafond des datacenters IA

C'est ce chiffre qui compte. Pas le pipeline annoncé, ni les 80 GW que certains modèles de demande pour 2028 laissent entrevoir. Le plafond de l'emballage.

Jefferies a transmis le rapport à The Register, qui l'a publié le 30 septembre. SynMax, qui suit hebdomadairement les images satellites de défrichement, de premières structures et d'avancement des chantiers, estime que les déploiements aux États-Unis passeront d'environ 11 GW de capacité brute en 2025 à 16-18 GW en 2026, dépassant sa précédente prévision de 14-16 GW. La limite pratique supérieure pour 2027 se situerait dans les bas 20 GW. Deux projets d'emballage supplémentaires attendus en 2027 pourraient ajouter 6 GW, mais seulement si la capacité s'étend plus vite que prévu. L'écart entre les terrains et le silicium est désormais visible depuis l'orbite. Le défrichement pour de nouveaux projets a stagné, rapporte The Register, laissant une activité visible bien en deçà du rythme nécessaire pour livrer les plus de 80 GW promis par les pipelines annoncés. Un rapport précédent de Jefferies indiquait que seule la moitié de la capacité américaine prévue pour 2026 était en construction, et que les travaux n'avaient pas encore commencé sur jusqu'à 80 % du pipeline de 2028.

Pourquoi l'emballage, et non les wafers

Fabriquer les dies d'accélérateurs n'est que la moitié du travail. Ils doivent ensuite être emballés avec des composants tels que la mémoire à large bande avant que les OEM ne puissent les installer dans les serveurs.

L'emballage avancé combine plusieurs dies et mémoire via des connexions à haute densité, une approche utilisée dans de nombreux CPU avancés et accélérateurs IA. Même les puces fabriquées sur le sol américain peuvent devoir être envoyées à l'étranger, typiquement à Taïwan, pour l'emballage. Cela crée un point de strangulation entre la production de semi-conducteurs et la capacité opérationnelle des centres de données.

Au Innovate Together 2026 d'A*STAR à Singapour, des ingénieurs de KLA, ASM, ASMPT et de la National University of Singapore ont décrit cette pression en termes de processus, rapporte EE Times le 30 septembre. Les tailles d'emballage augmentent tandis que les pas d'interconnexion et les tolérances aux défauts se réduisent. Surya Bhattacharya, directeur du system-in-package à l'Institute of Microelectronics d'A*STAR, a déclaré que la miniaturisation continue des transistors ne suffit plus à répondre à la demande de calcul IA. Les systèmes doivent donc intégrer plus de dies et de fonctions, ce qui rend l'emballage essentiel à la conception du système, et non un simple après-coup. Avi Shantaram d'ASM International a souligné l'importance du collage hybride pour les interconnexions 3D à haute densité de prochaine génération, mais le défi dépasse l'outil de collage lui-même. La rugosité de surface du wafer, le dishing du polissage mécanique chimique, la propreté et le contrôle des particules affectent tous les résultats. Gary Widdowson, CTO des solutions semi-conducteurs d'ASMPT, a affirmé que le collage hybride ne remplacera pas immédiatement le collage par compression thermique, qui conserve des avantages en termes de maturité et de coût. « Nous traitons un processus complet, pas un problème d'équipement unique », a déclaré Widdowson, selon EE Times.

L'économie est impitoyable. Un blog de sponsor sur SemiEngineering.com, publié le 1 octobre, a estimé l'effort d'ingénierie pour un ASIC de complexité typique à plus de 1 000 mois d'ingénierie. Il note que le travail pionnier en synthèse, placement et routage a déplacé le goulot d'étranglement vers la vérification. C'est une contrainte côté conception qui court en parallèle avec celle de l'emballage.

Le rendement comme soupape de sécurité

Une startup affirme que la pénurie peut être atténuée sans plus de wafers. Satya Nitta, co-fondateur et président exécutif d'Emergence AI, a déclaré à EE Times au SEMICON India 2026 que la demande dépasse l'offre et que chaque fab fonctionne à pleine capacité. « Vous ne pouvez pas fabriquer des puces plus vite, mais vous pouvez définitivement obtenir plus de puces par wafer avec un meilleur rendement grâce à l'IA », a-t-il dit. Nitta a décrit des agents qui identifient le même motif de défaillance sur 30 % de 1 500 produits et suggèrent de redessiner le bloc affecté, un travail qu'il dit au-delà des limites cognitives humaines. Les IDM parmi les clients de l'entreprise lui demandent maintenant d'étendre le travail dans la fab. Ailleurs, la chaîne d'outils est automatisée directement. OpenAI et Synopsys ont signé un partenariat pluriannuel pour construire GPT-Synopsys, un modèle destiné à raisonner sur la conception et la vérification de puces et à opérer les outils EDA de Synopsys, rapporte The Decoder le 30 septembre. Les premiers tests avec des clients semi-conducteurs sont déjà en cours, et les deux entreprises commercialiseront le produit ensemble et partageront les revenus.

Aucun de cela ne change l'arithmétique à court terme. La mémoire est une seconde contrainte : MaxLinear a déclaré que sa nouvelle puce Puma 9 DOCSIS supportera DDR5 ainsi que DDR4 pour réduire le risque de chaîne d'approvisionnement. Le SVP Puneet Sethi a déclaré à Light Reading que les prix et l'approvisionnement en DDR5 devraient devenir plus détendus que pour le DDR4. AMD, de son côté, achète le laboratoire de recherche IA World Labs pour environ 8 200 000 000 $ en actions. Cette transaction, annoncée le 28 septembre, vise à informer les futures conceptions de puces à mesure que les modèles IA évoluent, rapporte Data Center Knowledge.

La question reste ouverte : la capacité d'emballage s'étendra-t-elle assez vite ? Le plafond n'est pas théorique. C'est 17,5 GW.