Pourquoi les accélérateurs IA sont de plus en plus difficiles à fabriquer : T-glass, HBM et empilement 3D

La plupart des articles sur le matériel IA commencent et finissent avec Nvidia et TSMC. Tom's Hardware a rapporté le 9 mars que le goulot d'étranglement s'est déplacé d'un cran vers le bas, dans un matériau dont presque personne n'a entendu parler : le T-glass, un tissu de verre à faible CTE utilisé dans le noyau organique des substrats de circuits intégrés, la couche d'interconnexion entre une puce et sa carte de circuit imprimé.

Ce que fait réellement le T-glass

Le T-glass maintient la stabilité dimensionnelle des grands boîtiers de puces qui chauffent. À mesure que les processeurs IA grossissent et chauffent davantage, garder ces boîtiers parfaitement plats devient un problème industriel, pas théorique. Une autre fibre de verre, le E-glass, coûte moins cher mais sert surtout aux puces d'entrée de gamme, comme les microcontrôleurs et les anciens processeurs mobiles. Pour les gros packages 2.5D et 3D, le T-glass reste l'option préférée.

Nittobo domine ce marché. Ni elle ni aucune autre entreprise ne peut lancer une nouvelle ligne de production du jour au lendemain : le matériau exige des fours électriques de fusion spécialisés fonctionnant entre 1 600 et 1 700 °C, et le procédé consiste à faire fondre un verre riche en silice, à le filer en fils puis à le tisser en un tissu ultramince. Il faut des années d'investissement et d'expertise pour monter en échelle.

Nittobo triple la capacité de son usine de Fukushima, au Japon, mais l'offre nouvelle n'arrivera pas sur le marché avant mi-2027. En attendant, les prix ont augmenté de 20 à 30 %, et les délais des matériaux en aval, comme les laminés cuivrés, sont passés de 8 à 10 semaines en temps normal à plus de 20. Bill Ho, analyste chez Yuanta, a déclaré à Tom's Hardware : « Avec un approvisionnement en T-glass encore plus contraint, les fournisseurs ne communiquent plus de délais. »

Bilal Hachemi, analyste chez Yole Group, suit la chaîne d'approvisionnement des substrats de circuits intégrés. Il rappelle que le T-glass « présente des valeurs diélectriques et de CTE spécifiques qui conviennent mieux aux puces IA, en particulier pour le noyau organique ». Il souligne aussi que le secteur des substrats a toujours travaillé avec des marges faibles, ce qui fait qu'une hausse même modérée de la demande peut provoquer des pénuries. « Toute augmentation de la demande de matériaux de build-up, d'ABF ou de T-glass peut créer une pénurie potentielle, parce que cela va à l'encontre des fondamentaux de ce secteur », a-t-il expliqué.

Ce qui rend la crise aiguë, c'est celui qui la déclenche. Les hyperscalers commandent des boîtiers toujours plus grands, et chaque génération utilise un interposeur plus large et un substrat plus complexe. D'après des données de Nvidia citées par Tom's Hardware, la taille des interposeurs est passée de 814 mm² pour l'architecture Hopper à 1 700 mm² pour Blackwell, soit une hausse de 109 %, et les générations Rubin et Feynman à venir monteront encore en échelle.

Des boîtiers plus grands, plus de matériau

Bank of America estime que le chiffre d'affaires du segment des matériaux électroniques de Nittobo va presque doubler, de 40 900 000 000 ¥ (266 000 000 $) en 2025 à 87 700 000 000 ¥ d'ici mars 2028, avec des marges opérationnelles proches de 48 %. Takashi Enomoto, analyste de recherche chez Bank of America, note que la demande de T-glass ultramince augmente elle aussi, portée par l'abandon du E-glass dans les dispositifs de pointe.

La course aux allocations a commencé. Hachemi qualifie d'inédit le fait que Nvidia se tourne directement vers un fournisseur de matériaux en amont : « Pour la première fois, on voit Nvidia, le client final, contacter les fournisseurs de matériaux en amont pour sécuriser la capacité et s'assurer d'obtenir la marchandise. » La crainte : une fois que Nvidia aura verrouillé sa part, les acheteurs de puces concurrents devront se disputer le reste.

Nittobo ne reste pas les bras croisés. Au-delà de l'extension de Fukushima, l'entreprise double la capacité de fils bruts de son usine taïwanaise et réimporte des fils au Japon pour y fabriquer le tissu. Elle a aussi conclu un accord de collaboration avec Nanya Plastics pour externaliser une partie du tissage, signe de la tension du marché : Nittobo s'associe à l'un de ses plus gros concurrents pour desserrer le goulot. D'ici 2027, environ 20 % du tissu de verre de Nittobo devrait être tissé par Nanya.

Le mur de la mémoire, et la réponse par l'empilement

Les matériaux d'emballage constituent une contrainte. La bande passante mémoire en est une autre, et elle alimente un débat distinct qui traverse les conférences sur les puces de cette année. Le compte rendu de ServeTheHome sur la présentation de d-Matrix à Hot Chips 2026 pose le problème : les poids des modèles grossissent sans cesse, et le cache KV évolue avec la longueur de contexte multipliée par la taille du batch. Soixante-quatre utilisateurs à 1 000 000 de contexte peuvent représenter environ 935 GB de cache KV.

La SRAM atteint la cible de bande passante, mais seulement à très petite échelle. Une paire de cartes accélératrices à SRAM Corsair atteint environ 300 TB/s pour une latence d'environ 1 ns, mais ne contient qu'environ 4 GB. La HBM règle la moitié du problème, celle de la capacité, mais peine sur la bande passante : d-Matrix cite un plafond pratique d'environ 20 TB/s pour les packages HBM4. Une telle bande passante a un coût énergétique : à 2,4 pJ/bit, faire passer 100 TB/s par la HBM consomme environ 1,92 kW avant même de compter le trafic de fabric.

La réponse de d-Matrix consiste à empiler directement le calcul sur les dies de DRAM. Un die logique TSMC N4 repose sur un die DRAM 3D via un empilement face à face de 36 um, un procédé que l'entreprise présente comme éprouvé, peu coûteux, adapté au volume et à haut rendement. Le défi thermique est réel : d-Matrix affirme qu'un empilement 1-Hi avec la logique au-dessus, à 0,5 W/mm² maximum, peut être refroidi par liquide tout en maintenant la DRAM sous 100 C. L'IO vertical 3D descend à environ 0,3 à 0,4 pJ, soit près de 10 fois moins que la HBM.

Il reste des compromis d'ingénierie. Chaque moteur tensoriel a besoin d'un flit de 128B par accès, et avec 3 banques par canal, un seul accès renvoie 96B, ce qui gaspille environ 33 % de la bande passante. La parade de d-Matrix, appelée stream blocking, partage un accès partiel de 32B entre trois flits pour ramener la surlecture à zéro. À 32 000 000 000 GB par carte, une montée en charge de 72 cartes peut héberger un modèle de frontière comme Kimi K3 à 1 000 000 de contexte.

Microsoft et Rebellions illustrent la même tendance

Maia 200 de Microsoft, présenté à Hot Chips 2026 et couvert en direct par ServeTheHome, est une puce en 3 nm comptant 140 000 000 000 de transistors, 6 piles HBM3e, 7 TB/seconde de bande passante HBM, une enveloppe thermique de 750 W et 10 000 TFLOPS en FP4. Le die SoC mesure 820 mm². Microsoft la déploie dans ses centres de données Azure avec une conception réseau limitée à la montée en charge : 128 baies et 6 000 puces, reliées par des commutateurs de niveau 0 et de niveau 1 sur Ethernet unifié. Les benchmarks d'attention affichent un pic effectif de 1,65 PFLOPS, et les tests collectifs atteignent presque 1,3 TB/seconde en AllReduce BF16.

À Hot Chips 2025, Rebellions a montré une autre approche du même problème d'emballage. La REBEL-Quad utilise quatre sites HBM3E pour 144 GB de mémoire et UCIe comme interconnexion de chiplets, sur une base Samsung SF4X et CoWoS-S, avec quatre ASIC de calcul et quatre condensateurs silicium intégrés par package. ServeTheHome note qu'il s'agit d'une carte double PCIe Gen5 x16, et que l'entreprise a fait une démonstration en direct de Llama 3.3 70 000 000 000 de paramètres à 35,5 msec en moyenne par token de sortie sur une carte de développement.

Le monde académique avance aussi. Stanford, Carnegie Mellon, Penn, le MIT et SkyWater Technology ont rapporté la première puce 3D monolithique fabriquée dans une fonderie américaine, présentée à la 71e réunion internationale sur les dispositifs électroniques de l'IEEE en décembre 2025. Les premiers tests matériels montrent que le prototype dépasse d'environ un facteur quatre les puces 2D comparables, et les simulations de versions plus hautes laissent entrevoir jusqu'à un facteur douze sur les charges de travail IA, y compris celles dérivées de LLaMA de Meta. Subhasish Mitra, le professeur de Stanford qui a dirigé les travaux, affirme que ce type de percée est la voie par laquelle l'industrie obtiendra les gains de performance matérielle d'un facteur 1 000 que les futurs systèmes IA exigeront.

Rien de tout cela n'arrivera dans les délais qu'exige la pénurie actuelle. La contrainte du T-glass est un problème qui se compte en années, et les recherches sur l'empilement et l'emballage susceptibles de soulager la pression plus tard restent largement confinées aux diapositives de présentation et aux cartes de développement.