Warum KI-Beschleuniger immer schwerer zu bauen sind: T-Glass, HBM und 3D-Stapelung

Die meisten Berichte über KI-Hardware beginnen und enden bei Nvidia und TSMC. Tom's Hardware meldete am 9. März, dass der Engpass eine Ebene tiefer liegt, bei einem Material, von dem die meisten noch nie gehört haben. T-Glass ist ein Glasfasergewebe mit niedrigem CTE, das im organischen Kern von IC-Substraten steckt. Das ist die Verbindungsschicht zwischen einem Chip und seiner Leiterplatte.

Was T-Glass tatsächlich leistet

T-Glass hält große, heiß laufende Chippakete maßhaltig. KI-Prozessoren werden größer und heißer. Sie flach zu halten ist inzwischen ein Fertigungsproblem und kein theoretisches mehr. Eine andere Glasfaser, E-Glass, ist billiger, landet aber vor allem in einfacheren Chips wie Mikrocontrollern und älteren Mobilprozessoren. Für massives 2.5D- und 3D-Packaging ist T-Glass die bevorzugte Wahl.

Nittobo beherrscht diesen Markt. Weder das Unternehmen noch ein anderer Hersteller kann eine neue Produktionslinie von heute auf morgen hochziehen. Das Material braucht spezielle elektrische Schmelzöfen, die bei 1.600 bis 1.700°C laufen. Der Prozess umfasst das Schmelzen von kieselsäurereichem Glas, das Spinnen zu Garn und das Weben zu einem ultradünnen Gewebe. Das zu skalieren erfordert Jahre an Investitionen und Fachwissen.

Nittobo verdreifacht die Kapazität im Werk Fukushima in Japan, doch das neue Angebot erreicht den Markt erst Mitte 2027. In der Zwischenzeit sind die Preise um 20 bis 30% gestiegen. Die Lieferzeiten für nachgelagerte Materialien wie kupferkaschierte Laminate haben sich von normalerweise 8 bis 10 Wochen auf über 20 verlängert. Bill Ho, Analyst bei Yuanta, sagte zu Tom's Hardware: „With T-glass supply even more constrained now, suppliers are no longer providing lead times.“

Bilal Hachemi von der Yole Group, der die Lieferkette für IC-Substrate verfolgt, sagte, T-Glass „has specific dielectric and CTE values that work better for the AI chips, especially for the organic core.“ Er wies auch darauf hin, dass die IC-Substratindustrie historisch mit dünnen Margen arbeitet. Selbst bescheidene Nachfrageschübe können deshalb Engpässe auslösen. „Any increase in demand for build-up materials, ABF material, or T-glass can cause potential shortage, because it's against the basics of this industry“, sagte er.

Akut wird dieser Engpass durch die, die ihn antreiben. Hyperscaler bestellen immer größere Chippakete, und jede Generation nutzt einen größeren Interposer und ein komplexeres Substrat. Nach Daten von Nvidia, die Tom's Hardware zitiert, sind die Interposer-Größen von 814mm² für die Hopper-Architektur auf 1.700mm² für Blackwell gewachsen, ein Anstieg um 109%. Die kommenden Generationen Rubin und Feynman skalieren weiter.

Größere Pakete, mehr Material

Die Bank of America schätzt, dass der Geschäftsbereich Elektronikmaterialien von Nittobo seinen Umsatz von 40.900.000.000 Yen (266.000.000 Dollar) im Jahr 2025 auf 87.700.000.000 Yen bis März 2028 nahezu verdoppeln wird. Die operative Marge nähert sich 48%. Takashi Enomoto, Research-Analyst bei der Bank of America, sagte, die Nachfrage nach ultradünnem T-Glass steige nun ebenfalls, weil führende Bauteile von E-Glass weggehen.

Das Ringen um Zuteilung hat begonnen. Hachemi bezeichnete es als beispiellos, dass Nvidia sich direkt an einen vorgelagerten Materiallieferanten wendet: „For the first time, we are seeing Nvidia, the end customer, reaching out to the upstream material suppliers to secure the capacity and make sure they will get it.“ Die Sorge ist, dass Konkurrenten um den Rest kämpfen müssen, sobald Nvidia seinen Anteil gesichert hat.

Nittobo sitzt nicht still. Über den Ausbau in Fukushima hinaus verdoppelt das Unternehmen die Rohgarnkapazität im Werk in Taiwan und importiert Garn zurück nach Japan für die Gewebeherstellung. Außerdem hat es eine Kooperationsvereinbarung mit Nanya Plastics geschlossen, um einen Teil des Webens auszulagern. Das zeigt, wie eng der Markt ist: Nittobo arbeitet mit einem seiner größten Konkurrenten zusammen, um den Engpass zu lindern. Bis 2027 sollen rund 20% des Glasfasergewebes von Nittobo von Nanya gewebt werden.

Die Speicherwand und die Antwort der Stapelung

Packaging-Material ist die eine Einschränkung. Speicherbandbreite ist die andere, und darüber läuft eine eigene Debatte durch die Chipkonferenzen dieses Jahres. Der Bericht von ServeTheHome über die Hot-Chips-2026-Präsentation von d-Matrix legt das Problem dar. Die Modellgewichte wachsen weiter, und der KV-Cache skaliert mit Kontextlänge mal Batchgröße. 1.000.000 Nutzer bei 1M Kontext können rund 935 GB KV-Cache bedeuten.

SRAM erreicht das Bandbreitenziel, aber nur in winzigem Maßstab. Ein Paar SRAM-Beschleunigerkarten von Corsair kommt auf rund 300 TB/s bei etwa 1 ns Latenz, fasst aber nur etwa 4 GB. HBM löst die Kapazitätshälfte, kämpft aber bei der Bandbreite. d-Matrix nennt eine praktische Obergrenze von rund 20 TB/s für HBM4-Pakete. So hohe Bandbreite hat einen Strompreis: Bei 2,4 pJ/bit verbraucht es etwa 1,92 kW, 100 TB/s durch HBM zu schicken, bevor irgendein Fabric-Verkehr mitgezählt ist.

Die Antwort von d-Matrix ist, Rechenlogik direkt auf DRAM-Dies zu stapeln. Ein TSMC-N4-Logikdie sitzt auf einem 3D-DRAM-Die mit 36 um Face-to-Face-Stapelung. Das Unternehmen beschreibt den Prozess als erprobt, kostengünstig, für hohe Stückzahlen geeignet und mit hoher Ausbeute. Die thermische Herausforderung ist real. d-Matrix sagt, ein 1-Hi-Stack mit Logik oben bei höchstens 0,5 W/mm² lasse sich flüssigkühlen und halte den DRAM unter 100 C. Vertikales 3D-IO liegt bei etwa 0,3 bis 0,4 pJ, rund 10-mal niedriger als HBM.

Es gibt technische Kompromisse. Jede Tensor-Engine braucht pro Zugriff ein 128B-Flit, und bei 3 Banks pro Kanal liefert ein einzelner Zugriff 96B. Das verschwendet etwa 33% der Bandbreite. Die Lösung von d-Matrix, Stream Blocking genannt, teilt einen partiellen 32B-Zugriff auf drei Flits auf, sodass der Overfetch auf null sinkt. Bei 32.000.000.000 Byte pro Karte kann ein Scale-up mit 72 Karten ein Frontier-Modell wie Kimi K3 bei 1M Kontext beherbergen.

Microsoft und Rebellions zeigen denselben Trend

Microsofts Maia 200, vorgestellt auf den Hot Chips 2026 und live von ServeTheHome begleitet, ist ein 3nm-Chip mit 140.000.000.000 Transistoren, 6 HBM3e-Stapeln, 7 TB/s HBM-Bandbreite, 750 Watt TDP und 10.000 TFLOPS FP4-Leistung. Das SoC-Die ist 820mm² groß. Microsoft setzt ihn in Azure-Rechenzentren mit einem rein auf Scale-up ausgelegten Netzwerkdesign ein: 128 Racks und 6.000 Chips, verbunden über Tier-0- und Tier-1-Switches über einheitliches Ethernet. Attention-Benchmarks zeigen eine effektive Spitze von 1,65 PFLOPS. Collective-Benchmarking erreicht fast 1,3 TB/s in BF16 AllReduce.

Auf den Hot Chips 2025 zeigte Rebellions einen anderen Ansatz für dasselbe Packaging-Problem. Der REBEL-Quad nutzt vier HBM3E-Sites für 144 GB Speicher und UCIe als Chiplet-Interconnect. Er basiert auf Samsung SF4X und CoWoS-S mit vier Compute-ASICs und vier integrierten Siliziumkondensatoren pro Paket. ServeTheHome merkte an, dass es sich um eine Dual-PCIe-Gen5-x16-Karte handelt. Das Unternehmen führte eine Live-Demo von Llama 3.3 70.000.000.000 auf einem Entwicklungsboard durch, mit durchschnittlich 35,5 ms pro ausgegebenem Token.

Auch die akademische Seite bewegt sich. Stanford, Carnegie Mellon, Penn, MIT und SkyWater Technology meldeten den ersten monolithischen 3D-Chip, der in einer US-Foundry gebaut wurde. Sie stellten ihn im Dezember 2025 auf der 71. IEEE International Electron Devices Meeting vor. Erste Hardwaretests zeigen, dass der Prototyp vergleichbare 2D-Chips um etwa den Faktor vier übertrifft. Simulationen höherer Versionen deuten auf bis zu eine zwölffache Verbesserung bei KI-Workloads hin, auch bei solchen, die von Metas LLaMA abgeleitet sind. Subhasish Mitra, der Stanford-Professor, der die Arbeit leitete, sagte, Durchbrüche wie dieser seien der Weg, auf dem die Branche zu den 1.000-fachen Hardware-Leistungssteigerungen kommt, die künftige KI-Systeme verlangen werden.

Nichts davon kommt in dem Zeitrahmen, den der aktuelle Mangel verlangt. Die T-Glass-Einschränkung ist ein Problem über Jahre. Die Stapelungs- und Packaging-Forschung, die den Druck später lindern könnte, steckt noch weitgehend in Präsentationsfolien und Entwicklungsboards.