Intel Foundry: il packaging avanzato è tra i principali limiti allo scaling dell'AI

Intel Foundry afferma che alimentazione elettrica, connettività, packaging avanzato e resilienza della filiera stanno diventando i principali vincoli allo scaling dell'AI. L'azienda ha esposto la tesi in un articolo di Semiconductor Engineering basato su una presentazione al Global Semiconductor Alliance European Executive Forum.

Il cambiamento conta perché l'industria ha passato anni concentrata sullo scaling dei transistor. Intel Foundry sostiene che le sfide più grandi ora vanno oltre il transistor, dato che i sistemi AI riuniscono più calcolo, memoria e interconnessioni in un unico package.

Dal system-on-chip al sistema di chip

Intel Foundry descrive il passaggio dal modello system-on-chip, in cui un solo chip integrava quanta più funzionalità possibile, a un sistema di chip. Questo approccio usa architetture a chiplet per combinare più die specializzati, stack di memoria e acceleratori in un'unica soluzione. Secondo Intel Foundry, il modello offre maggiore modularità, scalabilità e cicli di innovazione più rapidi per i carichi di lavoro AI avanzati.

L'azienda lega il cambiamento anche a tre tendenze dell'AI. L'AI agentica introduce carichi di lavoro con ragionamento a più passaggi, meno prevedibili del calcolo tradizionale, che pongono nuove richieste all'alimentazione elettrica e alla connettività ad alte prestazioni. L'AI fisica porta intelligenza nei dispositivi di bordo e nei sistemi del mondo reale, dove servono automazione e modellazione scalabili per una produzione conveniente e con rese elevate. Le iniziative di AI sovrana aumentano la domanda di produzione e filiere sicure, resilienti e distribuite geograficamente.

Intel Foundry dice di affrontare i vincoli su due fronti: sviluppando tecnologie avanzate di processo e di packaging, e usando AI e machine learning nello sviluppo tecnologico e nella produzione per migliorare la qualità, accelerare l'apprendimento delle rese e aiutare i clienti a portare i prodotti sul mercato più in fretta. L'azienda indica anche UCIe, un'interconnessione standardizzata per la comunicazione ad alta larghezza di banda e bassa latenza tra chiplet, come modo per semplificare l'integrazione di sistemi eterogenei.

L'offerta resta tesa

Il vincolo del packaging è già visibile nella filiera. BriefAsia ha riportato che la disponibilità di substrati per il packaging avanzato resta tesa e che i produttori di circuiti stampati hanno segnalato carenze di laminati specifici necessari per le schede con molti strati, con pressione al rialzo sui prezzi dei componenti. Lo stesso rapporto indica che le prenotazioni di capacità per il packaging avanzato e per i nodi logici di punta si spingono ben dentro il prossimo anno, e diverse aziende hanno detto che i clienti sono disposti a impegnarsi su garanzie di volume in cambio di forniture assicurate.

I fornitori continuano a espandersi. BriefAsia ha riportato che diverse aziende della filiera AI hanno annunciato nuovi investimenti in capacità produttiva, dalla fabbricazione dei chip al packaging avanzato, dai componenti ottici alle infrastrutture dei data centre. A Taiwan, diversi stabilimenti di packaging stanno ampliando le capacità di interposer e chip-on-wafer-on-substrate per rispondere alla domanda di integrazione di memorie ad alta larghezza di banda e moduli multi-die.

Prezzi e capacità

I prezzi si muovono. Martedì il Commercial Times ha riportato che fonderie e fornitori di assemblaggio e test esternalizzati si preparavano ad aumenti del prezzo del CoWoS tra il 10% e il 20%, secondo fonti di settore. Il rapporto dice che la domanda si è estesa oltre le GPU alle CPU per server e agli ASIC personalizzati, mentre tempi di test più lunghi per i chip AI aumentano la pressione sulla capacità di packaging e testing.

I tempi di consegna delle attrezzature si sono allungati da tre a sei mesi a sei o otto mesi, secondo il rapporto del Commercial Times, mentre i produttori di chip danno priorità ai programmi di consegna e i fornitori faticano ad ampliare rapidamente la produzione. Le stime degli analisti citate dal giornale prevedono che la capacità mensile CoWoS di TSMC superi 130.000 wafer nel 2026 e arrivi a 200.000 nel 2027.

Anche la verifica è un collo di bottiglia. Semiconductor Engineering ha riportato che i moduli multi-die richiedono ora una combinazione di simulazione, emulazione e prototipazione FPGA, non più la sola simulazione, per garantire che interi sistemi funzionino come previsto.

Per chi compra chip AI, il vincolo sposta l'attenzione dalla densità dei transistor alla possibilità di fornire in volumi packaging avanzato, substrati e interconnessioni. L'argomento di Intel Foundry è che questi pezzi a livello di sistema ora affiancano la tecnologia di processo come limiti alla velocità con cui i sistemi AI possono crescere.