Intel Foundry: Advanced Packaging bremst den KI-Ausbau

Stromversorgung, Konnektivität, Advanced Packaging und widerstandsfähige Lieferketten sind laut Intel Foundry die wichtigsten Grenzen beim KI-Ausbau. Das Unternehmen legte seine Argumentation in einem Artikel von Semiconductor Engineering dar, der auf einem Vortrag beim European Executive Forum der Global Semiconductor Alliance beruht.

Der Wandel ist deshalb wichtig, weil die Branche jahrelang auf das Skalieren der Transistoren geschaut hat. Intel Foundry zufolge reichen die größten Herausforderungen inzwischen über den Transistor hinaus, denn KI-Systeme bringen mehr Rechenleistung, Speicher und Verbindungen in einem Package zusammen.

Vom System-on-Chip zum System aus Chips

Intel Foundry beschreibt den Wechsel vom System-on-Chip, bei dem ein Chip möglichst viele Funktionen vereint, zu einem System aus Chips. Dieser Ansatz nutzt Chiplet-Architekturen und kombiniert mehrere spezialisierte Dies, Speicherstapel und Beschleuniger in einer einzigen Lösung. Laut Intel Foundry bietet das Modell mehr Modularität, bessere Skalierbarkeit und schnellere Innovationszyklen für anspruchsvolle KI-Workloads.

Das Unternehmen verknüpft den Wandel mit drei KI-Trends. Agentic AI führt mehrstufige Denkaufgaben ein, die weniger vorhersehbar sind als klassisches Rechnen und neue Anforderungen an Stromversorgung und leistungsfähige Konnektivität stellen. Physical AI bringt Intelligenz in Edge-Geräte und reale Systeme, wo skalierbare Automatisierung und Modellierung nötig sind, um kostengünstig und mit hoher Ausbeute zu fertigen. Initiativen für souveräne KI erhöhen die Nachfrage nach sicheren, belastbaren und geografisch breit gestreuten Fertigungs- und Lieferketten.

Intel Foundry will die Grenzen auf zwei Wegen angehen: mit der Entwicklung fortgeschrittener Prozess- und Packaging-Technologien und mit KI und maschinellem Lernen in Technologieentwicklung und Fertigung. Das soll die Qualität verbessern, das Erreichen der Ausbeute beschleunigen und Kunden schneller zur Marktreife bringen. Das Unternehmen verweist außerdem auf UCIe, eine standardisierte Verbindung für bandbreitenstarke und latenzarme Kommunikation zwischen Chiplets, die die Integration heterogener Systeme vereinfachen soll.

Das Angebot bleibt knapp

Die Grenze beim Packaging zeigt sich bereits in der Lieferkette. BriefAsia berichtete, dass die Verfügbarkeit von Substraten für Advanced Packaging weiterhin knapp ist. Hersteller von Leiterplatten haben Engpässe bei bestimmten Laminaten gemeldet, die für Platinen mit hoher Lagenzahl nötig sind. Das übt Aufwärtsdruck auf die Preise der Komponenten aus. Derselbe Bericht nannte Kapazitätsreservierungen für Advanced Packaging und führende Logik-Knoten, die weit ins nächste Jahr reichen. Mehrere Unternehmen gaben an, Kunden seien bereit, sich zu Abnahmegarantien zu verpflichten, um sich Liefermengen zu sichern.

Die Zulieferer bauen weiter aus. BriefAsia berichtete, dass mehrere Unternehmen entlang der KI-Lieferkette neue Investitionen in Fertigungskapazitäten angekündigt haben, von der Chipfertigung über Advanced Packaging und optische Komponenten bis zur Rechenzentrumsinfrastruktur. In Taiwan erweitern mehrere Packaging-Betriebe ihre Kapazitäten für Interposer und Chip-on-Wafer-on-Substrate, um die Nachfrage nach der Integration von High-Bandwidth-Speicher und Multi-Die-Modulen zu bedienen.

Preise und Kapazität

Die Preise bewegen sich. Die Commercial Times berichtete am Dienstag, Foundries und Anbieter von Outsourced Semiconductor Assembly and Test bereiteten Preiserhöhungen für CoWoS von 10% bis 20% vor, beruhend auf Branchenangaben. Dem Bericht zufolge reicht die Nachfrage inzwischen über Grafikprozessoren hinaus bis zu Server-CPUs und kundenspezifischen anwendungsspezifischen Schaltkreisen. Längere Testzeiten für KI-Chips erhöhen den Druck auf Packaging- und Testkapazitäten.

Die Lieferzeiten für Anlagen haben sich laut dem Bericht der Commercial Times von drei bis sechs Monaten zuvor auf sechs bis acht Monate verlängert. Chiphersteller priorisieren Liefertermine, und Zulieferer haben Mühe, die Produktion schnell auszuweiten. Von der Zeitung zitierte Analystenschätzungen erwarten für TSMC eine CoWoS-Monatskapazität von mehr als 130.000 Wafern im Jahr 2026 und 200.000 im Jahr 2027.

Auch die Verifikation ist ein Engpass. Semiconductor Engineering berichtete, dass Multi-Die-Aufbauten inzwischen eine Kombination aus Simulation, Emulation und FPGA-Prototyping verlangen und nicht mehr allein mit Simulation auskommen, damit ganze Systeme wie erwartet funktionieren.

Für Käufer von KI-Chips verschiebt die Grenze den Blick von der Transistordichte darauf, ob Advanced Packaging, Substrate und Verbindungen in großen Mengen lieferbar sind. Das Argument von Intel Foundry lautet, dass diese Systembausteine nun neben der Prozesstechnik darüber entscheiden, wie schnell KI-Systeme skalieren können.