Intel Foundry: zaawansowane pakowanie układów to jedno z głównych ograniczeń skalowania AI

Dostarczanie mocy, łączność, zaawansowane pakowanie układów i odporność łańcucha dostaw stają się głównymi ograniczeniami skalowania AI, twierdzi Intel Foundry. Firma przedstawiła ten argument w artykule Semiconductor Engineering na podstawie prezentacji na Europejskim Forum Kadry Zarządzającej Global Semiconductor Alliance.

Ta zmiana ma znaczenie, bo branża przez lata skupiała się na skalowaniu tranzystorów. Intel Foundry przekonuje, że największe wyzwania wykraczają dziś poza tranzystor: systemy AI łączą w jednej obudowie więcej mocy obliczeniowej, pamięci i połączeń.

Od system-on-chip do systemu układów

Intel Foundry opisał przejście od modelu system-on-chip, w którym jeden układ skupiał jak najwięcej funkcji, do systemu chipów. To podejście wykorzystuje architektury chipletów, żeby połączyć kilka wyspecjalizowanych matryc, stosów pamięci i akceleratorów w jedno rozwiązanie. Firma twierdzi, że model daje większą modułowość, skalowalność i szybsze cykle innowacji w zaawansowanych zadaniach AI.

Firma powiązała tę zmianę z trzema trendami w AI. AI agentowa wprowadza wieloetapowe zadania rozumowania, mniej przewidywalne niż tradycyjne przetwarzanie, i stawia nowe wymagania dostarczaniu mocy oraz wydajnej łączności. AI fizyczna wnosi inteligencję do urządzeń brzegowych i systemów w świecie rzeczywistym, gdzie potrzebna jest skalowalna automatyzacja i modelowanie, żeby produkcja była opłacalna i wysokowydajna. Inicjatywy suwerennej AI zwiększają popyt na bezpieczną, odporną i geograficznie zróżnicowaną produkcję oraz łańcuchy dostaw.

Intel Foundry twierdzi, że rozwiązuje te ograniczenia na dwóch frontach: rozwija zaawansowane technologie procesowe i pakowania układów oraz używa AI i uczenia maszynowego w rozwoju technologii i produkcji, żeby poprawić jakość, przyspieszyć uczenie się uzysku i pomóc klientom szybciej wprowadzać produkty na rynek. Firma wskazała też UCIe, standardowy interkonekt do komunikacji o dużej przepustowości i niskich opóźnieniach między chipletami, jako sposób na uproszczenie integracji systemów heterogenicznych.

Podaż pozostaje napięta

Ograniczenie w pakowaniu układów widać już w łańcuchu dostaw. BriefAsia podał, że dostępność podłoży do zaawansowanego pakowania układów pozostaje napięta, a producenci płytek drukowanych zgłaszali braki konkretnych laminatów potrzebnych do płytek o dużej liczbie warstw, co pcha ceny komponentów w górę. Ten sam raport mówił, że rezerwacje mocy dla zaawansowanego pakowania układów i najbardziej zaawansowanych węzłów logicznych sięgają daleko w przyszły rok, a kilka firm podało, że klienci są gotowi zobowiązać się do gwarantowanych wolumenów w zamian za zapewnione dostawy.

Dostawcy wciąż zwiększają moce. BriefAsia podał, że wiele firm z łańcucha dostaw AI ogłosiło nowe inwestycje w moce produkcyjne: od produkcji chipów, przez zaawansowane pakowanie układów, po komponenty optyczne i infrastrukturę centrów danych. Na Tajwanie kilka zakładów pakowania rozbudowuje możliwości w zakresie interposerów i chip-on-wafer-on-substrate, żeby sprostać popytowi na integrację pamięci o dużej przepustowości i moduły wielomatrycowe.

Ceny i moce produkcyjne

Ceny się ruszają. The Commercial Times podał we wtorek, że odlewnie i zewnętrzni dostawcy montażu i testowania półprzewodników przygotowywały podwyżki cen CoWoS o 10% do 20%, według źródeł branżowych. Raport mówił, że popyt wyszedł poza procesory graficzne i objął procesory serwerowe oraz układy ASIC na zamówienie, a dłuższe testy chipów AI dodatkowo obciążają moce pakowania i testowania.

Na sprzęt czeka się teraz sześć do ośmiu miesięcy, wcześniej trzy do sześciu, podał The Commercial Times. Producenci chipów ustalają priorytety harmonogramów dostaw, a dostawcy nie nadążają z szybką rozbudową produkcji. Szacunki analityków cytowane przez gazetę zakładają, że miesięczne moce TSMC w CoWoS przekroczą 130 000 wafli w 2026 r. i sięgną 200 000 w 2027 r.

Weryfikacja to kolejne wąskie gardło. Semiconductor Engineering podał, że montaż wielomatrycowy wymaga dziś połączenia symulacji, emulacji i prototypowania na FPGA, a nie samej symulacji, żeby całe systemy działały zgodnie z oczekiwaniami.

Dla kupujących chipy AI to ograniczenie przenosi uwagę z gęstości tranzystorów na to, czy zaawansowane pakowanie, podłoża i interkonekty da się dostarczyć masowo. Argument Intel Foundry jest taki, że te elementy na poziomie systemu stoją teraz obok technologii procesowej jako limity tempa skalowania systemów AI.