Intel Foundry place le packaging avancé parmi les principaux freins à la montée en charge de l'IA

Intel Foundry affirme que la distribution de l'énergie, la connectivité, le packaging avancé et la résilience de la chaîne d'approvisionnement deviennent les principaux freins à la montée en charge de l'IA. L'entreprise développe cet argument dans un article de Semiconductor Engineering, tiré d'une présentation au Global Semiconductor Alliance European Executive Forum.

Ce changement compte, car l'industrie a passé des années à se concentrer sur la réduction de la taille des transistors. Intel Foundry explique que les principaux défis dépassent désormais le transistor, les systèmes d'IA réunissant davantage de calcul, de mémoire et d'interconnexions dans un même boîtier.

Du système sur puce au système de puces

Intel Foundry décrit un passage du modèle du système sur puce, où une seule puce intégrait autant de fonctions que possible, à un système de puces. Cette approche repose sur des architectures de chiplets pour réunir plusieurs dies spécialisés, des piles de mémoire et des accélérateurs dans une seule solution. Selon Intel Foundry, ce modèle offre plus de modularité, d'évolutivité et des cycles d'innovation plus rapides pour les charges de travail avancées d'IA.

L'entreprise rattache aussi ce changement à trois tendances de l'IA. L'IA agentique introduit des charges de raisonnement en plusieurs étapes, moins prévisibles que l'informatique classique, qui imposent de nouvelles exigences à la distribution de l'énergie et à la connectivité haute performance. L'IA physique apporte de l'intelligence aux appareils en périphérie et aux systèmes du monde réel, où l'automatisation et la modélisation à grande échelle sont nécessaires pour une fabrication rentable et à haut rendement. Les initiatives d'IA souveraine augmentent la demande de fabrication et de chaînes d'approvisionnement sécurisées, résilientes et réparties géographiquement.

Intel Foundry dit répondre à ces contraintes sur deux fronts : le développement de procédés et de technologies de packaging avancés, et l'usage de l'IA et de l'apprentissage automatique dans le développement technologique et la fabrication pour améliorer la qualité, accélérer la montée en rendement et aider les clients à mettre leurs produits sur le marché plus vite. L'entreprise cite aussi UCIe, une interconnexion standardisée pour la communication à haut débit et faible latence entre chiplets, comme moyen de simplifier l'intégration de systèmes hétérogènes.

L'offre reste tendue

La contrainte de packaging est déjà visible dans la chaîne d'approvisionnement. BriefAsia rapporte que la disponibilité des substrats de packaging avancé reste tendue et que les fabricants de circuits imprimés signalent des pénuries de laminés spécifiques nécessaires aux cartes à nombre élevé de couches, ce qui pousse les prix des composants à la hausse. Le même rapport indique que les réservations de capacité pour le packaging avancé et les nœuds logiques de pointe s'étendent bien au-delà de l'année prochaine, et plusieurs entreprises affirment que des clients sont prêts à s'engager sur des garanties de volume en échange d'un approvisionnement sécurisé.

Les fournisseurs continuent d'étendre leurs capacités. BriefAsia rapporte que plusieurs entreprises de la chaîne d'approvisionnement de l'IA ont annoncé de nouveaux investissements dans des capacités de fabrication, de la production de puces au packaging avancé, en passant par les composants optiques et les infrastructures de centres de données. À Taïwan, plusieurs assembleurs de packaging développent leurs capacités d'interposeurs et de puce-sur-plaquette-sur-substrat pour répondre à la demande d'intégration de mémoire à haut débit et de modules multi-dies.

Prix et capacités

Les prix bougent. Le Commercial Times rapportait mardi que des fonderies et des sous-traitants d'assemblage et de test de semi-conducteurs préparaient des hausses de prix du CoWoS de 10% à 20%, selon des sources industrielles. Le rapport indique que la demande s'est étendue au-delà des processeurs graphiques aux processeurs centraux pour serveurs et aux circuits intégrés spécifiques sur mesure, tandis que des temps de test plus longs pour les puces d'IA pèsent sur les capacités de packaging et de test.

Les délais de livraison des équipements sont passés de trois à six mois auparavant à six à huit mois, selon le rapport du Commercial Times, les fabricants de puces donnant la priorité à leurs calendriers de livraison et les fournisseurs ayant du mal à augmenter rapidement leur production. Les estimations d'analystes citées par le journal prévoient que la capacité mensuelle CoWoS de TSMC dépassera 130 000 wafers en 2026 et atteindra 200 000 en 2027.

La vérification est un autre goulot d'étranglement. Semiconductor Engineering rapporte que les assemblages multi-dies exigent désormais une combinaison de simulation, d'émulation et de prototypage FPGA, et non plus la simulation seule, pour garantir que des systèmes entiers fonctionnent comme prévu.

Pour les acheteurs de puces d'IA, cette contrainte déplace l'attention de la densité de transistors vers la capacité à fournir en volume le packaging avancé, les substrats et les interconnexions. L'argument d'Intel Foundry est que ces éléments au niveau système comptent désormais aux côtés des technologies de procédé parmi les limites à la vitesse de montée en charge des systèmes d'IA.