Le goulot d'étranglement des accélérateurs IA se déplace en aval, vers le tissu de verre et la DRAM 3D

Nittobo triple la capacité de son usine de Fukushima, au Japon. La nouvelle production n'arrivera pas sur le marché avant la mi-2027, rapporte Tom's Hardware le 9 mars. Les prix du matériau ont augmenté de 20 à 30 %. Les délais de livraison des laminés cuivrés en aval sont passés de 8 à 10 semaines en temps normal à plus de 20.

Le T-glass est un tissu de verre à faible CTE utilisé dans le noyau organique des substrats de circuits intégrés. C'est la couche d'interconnexion entre une puce et sa carte de circuit imprimé. Il maintient la stabilité dimensionnelle des grands boîtiers de puces qui chauffent. Cela compte d'autant plus que les processeurs IA grossissent et chauffent davantage. Le E-glass, l'alternative moins chère, sert surtout dans les puces d'entrée de gamme comme les microcontrôleurs et les anciens processeurs mobiles. Pour les boîtiers 2,5D et 3D massifs, le T-glass est l'option privilégiée. Cette combinaison de propriétés et le peu de substituts possibles transforment un matériau de niche en point de blocage de la chaîne d'approvisionnement. La tension est vive à cause de ceux qui tirent la demande. Les hyperscalers commandent des boîtiers toujours plus grands, qui exigent plus de T-glass par unité.

D'après des données de Nvidia citées par Tom's Hardware, la taille des interposeurs est passée de 814 mm² pour l'architecture Hopper à 1 700 mm² pour Blackwell, soit une hausse de 109 %. Rubin et Feynman montent encore d'un cran. « Avec un approvisionnement en T-glass encore plus contraint, les fournisseurs ne donnent plus de délais », a déclaré Bill Ho, analyste chez Yuanta, à la publication.

Le remplacement n'a rien de simple. Bilal Hachemi, analyste chez Yole Group, qui suit la chaîne d'approvisionnement des substrats de circuits intégrés, explique que le T-glass « a des valeurs diélectriques et de CTE spécifiques qui conviennent mieux aux puces IA, surtout pour le noyau organique ». Il ajoute que l'industrie des substrats a toujours fonctionné avec des marges faibles. Une hausse modérée de la demande peut donc suffire à provoquer des pénuries.

La réponse de Nittobo dépasse Fukushima. L'entreprise double la capacité de fil brut de son usine taïwanaise et réimporte du fil au Japon pour y fabriquer le tissu. Elle a aussi conclu un accord de collaboration avec Nanya Plastics pour externaliser une partie du tissage. D'ici 2027, environ 20 % du tissu de verre de Nittobo devrait être tissé par Nanya, un concurrent. Cela donne la mesure de la tension du marché. Bank of America estime que le segment des matériaux électroniques de Nittobo presque doublera son chiffre d'affaires, de 40 900 000 000 ¥ (266 000 000 $) en 2025 à 87 700 000 000 ¥ d'ici mars 2028, avec des marges opérationnelles proches de 48 %.

Pendant ce temps, les concepteurs d'accélérateurs attaquent le mur de la mémoire par un autre côté. À Hot Chips 2026, d-Matrix a présenté Raptor, un accélérateur à DRAM 3D pour l'inférence générative, selon ServeTheHome. Il empile une puce logique TSMC N4 sur une puce de DRAM 3D avec une interconnexion face à face de 36 um. L'entreprise dimensionne une baie d'extension de 72 cartes pour héberger un modèle de pointe comme Kimi K3 avec 1 000 000 de contexte. Chaque carte embarque 32 Go avec des poids en 4 bits et un cache KV en 8 bits.

L'argument de l'empilement vertical, c'est l'énergie. La SRAM sur puce coûte environ 50 fJ. Les systèmes 2,5D HBM4 tournent dans une fourchette de 2,5 à 5 pJ quand on inclut l'énergie au niveau de la puce. L'IO 3D vertical descend à environ 0,3 à 0,4 pJ, soit près de 10 fois moins que la HBM. C'est un chemin millimétrique sans PHY, et non une route d'interposeur centimétrique. d-Matrix cite un plafond pratique de bande passante autour de 20 To/s pour les boîtiers HBM4.

Microsoft emprunte une autre voie avec Maia 200. La puce 3 nm compte 140 000 000 000 de transistors, 6 piles de HBM3e, 7 To/seconde de bande passante HBM, 10 000 TFLOPS en FP4 et un TDP de 750 watts, rapporte ServeTheHome depuis la même conférence. Elle n'a pas de réseau de scale-out, seulement du scale-up. La configuration présentée tient 128 baies et 6 000 puces.

Les travaux de recherche vont plus loin. Stanford, Carnegie Mellon, Penn, le MIT et SkyWater Technology ont fabriqué la première puce 3D monolithique dans une fonderie américaine, selon Stanford Engineering. Le prototype dépasse d'environ quatre fois les puces 2D comparables. Les simulations de conceptions plus hautes montrent jusqu'à douze fois plus de gains sur les charges de travail IA.